数据处理器 本发明涉及一种具有总线线路的数据处理器，通过它可在几个内部电路之中进行数据交换。
在一传统的具有这种总线线路的数据处理器中，为每个内部电路提供一三态缓冲器，它输出一高阻输出态，而不是高和低逻辑状态，并且仅有一个三态缓冲器被允许专门驱动总线线路，以便不会有多个内部电路的输出数据在总线上相冲突。
图5是一方块图，示出了一传统的具有总线线路的数据处理器的部分结构，其中，数据处理器的内部电路，如一指令处理器，一取指令单元，一高速缓冲存储器或一主存储器，是由连接到总线线路上的内部电路11至15来表示的。
在每个内部电路11至15中，都提供有一三态缓冲器，它把内部电路11至15的各输出数据时分地连接到总线线路上，并受一输出允许信号的控制，该信号是根据从一总线控制器6提供给各内部电路的一总线使用允许信号的激活状态产生的，以允许总线的专门使用。连接到总线线路的输出数据通过总线线路直接提供给每个内部电路11至15。
总线控制器6负责根据从内部电路11至15接收到的总线使用请求信号调节总线的使用，并使其中一个总线使用允许信号分别连接到每个内部电路11至15上。
每个内部电路11至15通过根据从总线控制器6发出的总线使用允许信号产生的输出允许信号来控制其三态缓冲器，并且总线使用允许信号所启动地内部电路的三态缓冲器被允许专门驱动32信号线的总线线路。这样，在内部电路11至15间的数据交换通常是利用总线线路进行的。
然而，在传统的数据处理器中，每个总线必须接线以和每个内部电路的三态缓冲器相连。因此，当内部电路的数量增加时，总线线路不可避免地会变长，并且它们的寄生电容会变大。在高度集成电路中布线宽度很窄，因此，较长的总线带来较高的布线电阻，成为通过总线进行的数据交换的传送滞后的一个因素，甚至当总线由具有较高扇出能力的晶体管驱动时，也会阻碍高速数据传送。
而且，在传统的数据处理器中，每个三态缓冲器的输出都被直接连接到总线线路。因此可能会有从不同的三态缓冲器的不同的输出的重叠，最终导致无效电流的消耗。
另外，必须给每个总线提供一上拉或下拉电路，以使当没有三态缓冲驱动总线线路时，防止它们左漂移。另外，总线的高阻抗可能引起电流流过三态缓冲器的输入级。
因此，本发明的一个主要目的是提供一种具有总线装置的数据处理器，由此高速数据交换可能稳定地进行而没有无效电流的消耗，从而克服了现有技术的问题。
为实现上述目的，根据本发明的数据处理器具有一总线装置，多个内部电路间的数据交换通过它进行。该总线装置包括多个总线选择器，通过总线串行连接成一回路。当连接到总线选择器上的内部电路没有启动一输出允许信号时，每个总线选择器输出从前一总线选择器提供的总线数据，作为提供给下一个总线选择器的总线数据，当内部电路启动输出允许信号时，每个总线选择器输出连接到总线选择器上的一个内部电路的输出数据作为提供给下一总线选择器的总线数据。
每个总线选择器包括：
一预选择器，当内部电路启动输出允许信号时用于选择连接到总线选择器上的一个内部电路的输出数据；和
一个选择器，当连接到总线选择器上的内部电路没有启动输出允许信号时，用于输出由上一个总线选择器提供的总线数据，作为提供个下一个总线选择器的总线数据；当连接到总线选择器上的内部电路启动输出允许信号时，输出由预选择器选择的数据。
因此，总线可分成较短的段，每段由一总线选择器驱动，和传统数据处理器比较起来，总线的布线电阻对总线数据的传送滞后会消除。
而且，每段总线都足以直接连接每相邻两个总线选择器。因此，当内部电路的数量增大时，总线线路的总布线长度比传统数据处理器短，因为传统数据处理器要连接到每个内部电路的三态缓冲器上。因此，连接内部电路的数据通道的布线电阻和寄生电容会减小，从而使得总线数据的高速传送，以及集成电路的紧密与小空间布局。
结合下面的描述，要求以及附图，本发明的上述及其它目的，特征和优点会更为明显，附图中相同的数字表明相同或对应的部分。
图1是一方块图，示出了根据本发明一第一实施例的数据处理器的部分结构；
图2是一方块图，示出了图1的第一总线选择器7；
图3是一方块图，示出了根据本发明的一第二实施例的数据处理器的部分结构；
图4是一方块图，示出了图2的数据保持电路9的结构例子；和
图5是一方块图，示出了一传统的具有总线线路的数据处理器的部分结构。
下面，将参考附图描述本发明的优选实施例。
图1是一个方块图，示出了根据本发明第一实施例的数据处理器的部分结构。
参考图1，该实施例的数据处理器包括多个内部电路，如一指令处理器，一取指令单元，一高速缓冲存储器或主存储器，由内部电路1-5表示，一总线控制器6，一个以上的总线选择器，由第一和第二总线选择器7和8表示。
与图5的内部电路11至15不同，图1的内部电路1至5没提供三态缓冲器，输出数据直接伴随从每个内部电路输出的一输出允许信号一起输出。用于控制内部电路11至15的三态缓冲器的输出允许信号是和从总线控制器6提供的总线允许信号相同的方法产生的。
总线控制器6以和图5的传统数据处理器相同的方式操作，这里省略了重复的描述。
每个内部电路1-5的输出数据和输出允许信号提供给临近的一个总线选择器，它们通过总线线路串行连接成一个回路。在图1的例子中，内部电路1至3的输出数据和输出允许信号输入到第一总线选择器7，而内部电路4和5的输出数据和输出允许信号输入到第二总线选择器8。
在图1的例子中，当输入到第一总线选择器7的输出允许信号没有激活时，第一总线选择器7输出从其前一总线选择器(即，第二总线选择器8)提供的总线数据到其下一个总线选择器，也是第二总线选择器8。当一个输出允许信号被一个内部电路1-3激活时，第一总线选择器7输出相应于激活的输出允许信号的输出数据，作为提供给下一个总线选择器的总线数据。
第二总线选择器8具有与第一总线选择器7相同的结构，并以和它相同的方式进行操作。
在下面的段落中，参考图2的方块图示出的第一总线选择器7，来描述总线选择器的结构例子。
第一总线选择器7包括一预选择器71，一选择器72和一多输入NOR门73。
从内部电路1至3输出的输出数据和各个输出允许信号被输入到预选择器71，当其中一个输出允许信号被激活时，相应的输出数据被选中输入到选择器72。
输出允许信号也提供给多输入NOR门73，输出允许信号的NOR逻辑提供给选择器72，当多输入NOR门73的输出被激活时，它选择从前一总线选择器提供的总线数据，否则选择预选择器72的输出数据。
现在，描述第一实施例的操作。
例如，在第一总线选择器7中，当从内部电路1来的输出允许信号根据由总线控制器6启动的总线使用允许信号变成激活或逻辑‘1’时，内部电路1的输出数据被预选择器71选中并连接到选择器72。多输入NOR门73的输出被去激活为逻辑‘0’，预选择器71的输出，即，内部电路1的输出数据被选择器72选择，并作为总线数据输出到下一个总线选择器8，而不是从前一个总线选择器8提供的总线数据。
在这种情况下，从内部电路4和5提供给第二总线选择器8的输出允许信号都是非激活的，或者为逻辑‘0’。因此，从第一总线选择器7输出的总线数据被第二总线选择器8的选择器选择作为从前一个总线选择器7来的总线数据，作为总线数据输出到下一个总线选择器7。
这样一来，第一和第二总线选择器7和8都输出内部电路1的输出数据，作为总线数据，以便于任何内部电路1至5使用。
以上述相同的方式，通过启动所期望的一个总线使用允许信号，任何一个内部电路1-5的输出数据可被传送到任何其它内部电路1至5。
这样，通过总线线路串行连接成回路的第一和第二总线选择器7和8，作为总线装置操作，负责以与每个连接到总线线路的图5的三态缓冲器相同的方式，在总线控制器6的控制下进行内部电路1至5间的数据交换。
这里，需要指出的是实施例的总线线路被分成较短的段，每段由各自一总线选择器驱动。因此，布线电阻对总线数据的传送滞后的影响可大大减少。
而且，在图1的实施例中，总线线路的每一段足以直接连接每两个相邻总线选择器。因此，当内部电路的数量增大时，与图5的传统数据处理器相比(需连接到每个内部电路11至15的三态缓冲器上)，总线的总接线长度可大大缩短。因此，即使考虑总线选择器和内部电路间的数据通道，连接内部电路的数据通道的接线电阻和寄生电容仍可大大减少，而且总线数据传送滞后也可降低。
另外，即使当内部电路的数量增加，仍足以为一组内部电路提供一总线选择器。因此，与图5的传统数据处理器相比，总线数据的传送滞后的增加以及集成电路的芯片空间的增加都可压缩。
现在，将参考图3的方块图描述本发明的第二优选实施例。
在根据第二实施例的数据处理器中，在图1的数据处理器的结构之外，还包括一个数据保持电路9。
数据保持电路9插入在串行连接的总线选择器7和8的回路中，所有内部电路1-5的输出允许信号随一时钟信号一起提供给数据保持电路9。
图4是一方块图，示出了数据保持电路9的结构例子，包括一寄存器91，一选择器92和一多输入OR门93。
寄存器91根据时钟信号，保持从其前一总线选择器，即，例子中的第二总线选择器8，输入的总线数据。多输入OR门93向选择器92输出输出允许信号的OR逻辑。当多输入或门93的输出逻辑被激活时，即，一个输出允许信号被激活，选择器92选择从前一总线选择器8输入的总线数据作为向下一总线选择器7输出的总线数据，当没有输出允许信号被激活时，选择保持在寄存器91中的总线数据。
因此，即使当所有内部电路1至5的输出允许信号都是非激活时，保持在寄存器91中的总线数据被从数据保持电路9提供给总线，以阻止总线数据由于通过第一和第二总线选择器7和8的反馈回路的自振荡而变得不稳定。
至此，在本发明的数据处理器中，总线可分成较短的段，每段由一总线选择器驱动。因此，与传统数据处理器比较，总线接线电阻对总线数据的传送滞后的影响可降低。
而且，每段总线足以直接连接每相邻两总线选择器。因此，与传统数据处理器比较(需连接到每个内部电路的三态缓冲器上)，当内部电路的数量增大时，总线的总接线长度可缩短。因此，连接内部电路的数据通道的接线电阻和寄生电容可减小，从而允许总线数据的高速传送，以及集成电路的密集和小空间布置。
而且，即使当内部电路的数量增加时，也足以为一组内部电路提供一个总线选择器。因此，与传统数据处理器比较，总线数据的传送滞后的增加可减小。
另外，当第二实施例中没有输出数据被传送时，仅有一个内部电路的输出数据，或保持数据被连接到总线，被总线选择器选择。因此，在本发明的数据处理器中，可有效阻止由于总线的输出数据的碰撞或高阻抗引起的无效电流的消耗。