总线控制系统 本发明涉及一种总线控制系统，特别涉及一种可用于总线跟踪用于监控微处理器的操作状态的总线控制系统。
现在已公开一种跟踪浮动操作单元和数据存储器之间的布线信号的多芯片模块的评估器件[日本专利特开平5-120160(1993)]。通过把在模块上的引线焊片经探测器与一包括存储器、地址发生器和比较器的监视单元相连接，对封闭于多芯片模块的模块基片中的布线信号进行跟踪。该评估器件可以直接跟踪布线信号，而不必使用任何测试元件组(TEG)。因此，该评估装置用于跟踪布线信号，因为在把大规模集成电路封装安装到模块基片上时，仅通过把信号引到接线端的评估是不够的。
在这种连接中，上述传统装置具有如下缺点：
首先，因为布线信号封闭于模块基片中，所以需要引线焊片来跟踪布线信号。相应地，上述评估器件对于趋向小型化的多芯片模块是没有用的，因为随着在模块基片中完成的布线数目的增加，焊片数目也增加，从而造成焊片面积的增加。
第二，测试器件专用于总线跟踪，从而需要特别设计的用于与模块基片上的特定引线焊片相连接的探测器。
第三，总线跟踪的可靠性变低。当由于生产工艺的问题使该引线焊片质量变差时，则不能够完整地跟踪该模块基片。
因此本发明的一个目地是提供一种具有提高的可靠性的总线控制系统，它用于在评估总线接口外围电路和用于微处理器板的软件时更容易的通过总线接口跟踪微处理器的总线。本发明的另一个目的是提高估计系统的可靠性。
根据本发明，在此提供一种总线控制系统，其中包括一个微处理器、分别通过内部总线由微处理访问的一个主存储器和一个系统控制寄存器、以及一个总线接口。
本发明的总线控制系统还包括用于利用外部总线通过总线接口跟踪由微处理器对主存储器、系统控制寄存器、以及总线接口的访问的跟踪装置。
根据上述本发明，可以获得如下效果：
第一，因为内部总线的每个状态都可以通过总线接口跟踪，所以不必需要用于跟踪封闭于模块基片中的布线信号的引线焊片。
第二，因为不需要专用的焊片并且可以保留更大的安装面积，所以象多芯片模块这样的高密度安装板可以按更高的密度集成，保持内部总线跟踪功能的兼容性。
第三，因为可以用通常的仪器对与总线接口相连的外围总线或微处理器板的外围电路进行总线跟踪，所以总线跟踪变得更加容易。
图1为本发明的总线控制系统方框图。
图2用于说明本发明的总线控制系统的运作的时序图。
下面说明本发明的一最佳实施例。本发明的总线控制系统微处理器板包括由微处理器、地址线、数据线、以及控制信号线组成的内部总线、通过内部总线与微处理器相连的存储器、象系统控制寄存器这样的寄存器，以及总线接口电路。由微处理器对主存储器、寄存器和总线接口的每次访问通过总线接口电路从外部总线输出。相应地，该微处理器或内部总线的操作状态可以通过跟踪外部总线而进行跟踪。
具体来说，当微处理器的写入数据和读出数据从总线接口电路输出到外部总线时，该微处理器通过利用总线接口信号来表明写时序和读时序。因此，该数据由可以由外部总线来跟踪。
参照附图，通过本发明的一个工作实例来阐释本发明的实施例。
如图1所示，微处理器板1包括与内部总线3相连接的微处理器2、主存储器4、系统控制寄存器5、以及总线接口6。另外，微处理器板1通过总线接口6与外部总线7相连接。
接着参照图1，说明该工作实例的微处理器板1的操作过程。
微处理器2通过内部总线3访问主存储器4和系统控制寄存器5。因此，在微处理器板1中的每次访问可以通过监控内部总线3来进行跟踪。
当微处理器2执行对主存储器4或系统控制寄存器5的写访问时，总线接口6向外部总线7输出在内部总线3中的地址、数据、和控制信号。
另外，当微处理器2执行对主存储器4或系统控制寄存器5的读访问时，总线接口6向外部总线7输出在内部总线3中的地址、数据、和控制信号。
因此，可以通过跟踪外部总线7对内部总线3进行跟踪。换句话说，可以通过跟踪外部总线7对安装于微处理器板1上的微处理器2的程序的执行处理进行跟踪。
参照图2，说明工作实例的内部总线3和外部总线7之间的总线接口6的操作过程。
图2中具体示出通过如图1所示的微处理器2把两个字写入主存储器的操作过程。
内部总线3执行对主存储器4的写访问，在内部总线3上传输在微处理器2中的内部总线地址10和内总线写入数据11。
主存储器4接收内部总线地址10和内部总线写入数据11，并通过利用行地址选通(RAS)控制信号12和列地址选通(CAS)控制信号13把内部总线地址10和内部总线写入数据11写入，而总线接口6向外部总线地址14输出与内部总线地址相同的地址。同时总线接口6把外部总线选通信号15输出到有效的外部总线地址。
总线接口6输出与内部总线数据11相同的外总线地址16。同时，总线接口6与CAS控制信号13同步的输出外部总线就绪信号17。
因此，当微处理器2执行向主存储器3的写访问时，由外部总线7确认写地址和写数据的有效时序。
类似地，当微处理器2执行向主存储器3的读访问时，由外部总线7确认写地址和读数据的有效时序。向系统控制5的访问也被类似地确认。因此，可以通过外部总线7跟踪内部总线3。