可降低同时切换输出效应的输出电路及其控制方法技术领域
本发明涉及一种输出电路，且特别涉及一种可降低同时切换输出
(Simultaneously Switching Outputs，以下简称SSO)效应的输出电路及其
控制方法。
背景技术
科技在不断进步，中央处理单元的操作速度越来越快。相对地，芯片组
的搭配以及外部主机板电路的布线设计越来越重要。无论数据或者指令的传
递都必须更加注意时序(Timing)上的微小差异。
举例来说，请参照图1，其为公知集成电路内的输出电路。以第一位(bitl)
信号所连接的输出缓冲器10来说，第一电平信号连接至上推单元(Pull-Up
Unit，PU)12以及下推单元(Pull-Down Unit，PD)14，而上推单元12与下推
单元14串联于一电源电压(Vss)与一接地电压(Gnd)之间，而上推单元12与
下推单元14连接的节点即为第一输出端(101)。当第一位为高电平时，上推
单元12被驱动，下推单元14关闭，因此第一输出端输出高电平，反之，当
第一位为低电平时，下推单元14被驱动，上推单元12关闭，因此第一输出
端输出低电平。同理，其它的输出缓冲器20~n0的工作原理也都相同。
由于公知的所有输出缓冲器连接至共同的电源电压(Vss)与接地电压
(Gnd)，因此当输出端发生变化时，就会产生SSO效应。此SSO效应即是输
出端的状态转换时，电源电压(Vss)以及接地电压(Gnd)所产生的弹跳
(Bounce)噪声所导致。由于输出缓冲器在输出端的状态转换时大电流流经导
线(Bounding Wires)、导线架(Leadframe)与插脚(Pin)等寄生电感
(Parasitic Inductance)则成为主要的电源/接地弹跳噪声。
请参照图2(a)至2(c)，其所绘示为公知的电平信号在输出端状态转换
时的波形变化示意图。如图2(a)所示，在最佳状况时，输出端由高电平切换
至低电平的位数目与低电平切换至高电平的位数目相等时，此时的SSO效应
影响最小，即高电平切换至低电平的时间点与低电平切换至高电平的时间点
约略相等，此时输出端有最小的偏差(Skew)。
如图2(b)所示，在较差的状况时，输出端由高电平切换至低电平的位数
目小于低电平切换至高电平的位数目。此时的SSO效应较大，即高电平切换
至低电平的时间点会快于低电平切换至高电平的时间点。由图中可知，低电
平切换至高电平的时间点会比图2(a)的最佳状况延后Δt1的时间，而高电
平切换至低电平的时间点会比图2(a)的最佳状况超前Δt3的时间。此时输
出端有较大的偏差。当高电平切换至低电平的位数目远小于低电平切换至高
电平的位数目时，Δt1与Δt3的时间会更长，偏差也会更大。
同理，如图2(c)所示，在较差的状况时，输出端由高电平切换至低电平
的位数目大于低电平切换至高电平的位数目。此时的SSO效应较大，即高电
平切换至低电平的时间点慢于低电平切换至高电平的时间点。由图中可知，
高电平切换至低电平的时间会比图2(a)的最佳状况延后Δt2的时间，而低
电平切换至高电平的时间会比图2(a)的最佳状况超前Δt4的时间，此时输
出端有较大的偏差。当高电平切换至低电平的位数目远大于低电平切换至高
电平的位数目时，Δt2与Δt4的时间会更长，偏差也会更大。
在公知的输出缓冲器的输出端所连接的总线其操作速度不快时，这些
SSO效应所形成的偏差尚可忽略，也不会影响整个计算机或同步系统的整体
效能。然而，在总线速度不断提升下，SSO效应所造成的偏差有可能因为时
序的微小差异导致整个系统存取错误的数据或者计算机系统死机的事情发
生。因此，如何减少SSO效应所造成的偏差进而提升计算机系统的整体效能
为本发明的重点。
发明内容
本发明涉及一种可降低同时切换输出效应的输出电路，用以处理包括有
数个电平信号的一输出数据，包括：数个输出缓冲器，每一该输出缓冲器包
括一延迟单元、一上推单元与一下推单元，该延迟单元连接至该上推单元与
该下推单元，且该上推单元与该下推单元串联于一电源电压与一接地电压之
间，而该上推单元与该下推单元所连接的一节点即为一输出端，其中，每一
该电平信号可对应至这些输出缓冲器其中之一，且连接至对应的该输出缓冲
器内的该延迟单元；以及一比较电路，该比较电路接收该输出数据并与上一
笔输出数据相比较，用以产生一延迟信号输出至这些输出缓冲器内的这些延
迟单元。
根据上述构想，本发明所述的可降低同时切换输出效应的输出电路，其
中当一高电平切换至一低电平的电平信号数目大于该低电平切换至该高电
平的电平信号数目时，延迟该低电平切换至该高电平的所有这些电平信号在
一上推延迟时间后输出，且延迟该高电平切换至该低电平的所有这些电平信
号在一下推延迟时间后输出，其中该上推延迟时间大于该下推延迟时间。
根据上述构想，本发明所述的可降低同时切换输出效应的输出电路，其
中该上推延迟时间与该下推延迟时间用以使得这些电平信号中该低电平切
换至该高电平的时间点约等于该高电平切换至该低电平的时间点。
根据上述构想，本发明所述的可降低同时切换输出效应的输出电路，其
中该上推延迟时间为一基本延迟时间加一第一偏移时间，该下推延迟时间为
该基本延迟时间减一第二偏移时间。
根据上述构想，本发明所述的可降低同时切换输出效应的输出电路，其
中当一低电平切换至一高电平的电平信号数目大于该高电平切换至该低电
平的电平信号数目时，延迟该高电平切换至该低电平的所有这些电平信号在
一下推延迟时间后输出，且延迟该低电平切换至该高电平的所有这些电平信
号在一上推延迟时间后输出，其中下推延迟时间大于该上推延迟时间。
根据上述构想，本发明所述的可降低同时切换输出效应的输出电路，其
中该下推延迟时间与该上推延迟时间用以使得这些电平信号中该高电平切
换至该低电平的时间点约等于该低电平切换至该高电平的时间点。
根据上述构想，本发明所述的可降低同时切换输出效应的输出电路，其
中该下推延迟时间为该基本延迟时间加一第三偏移时间，该上推延迟时间为
该基本延迟时间减一第四偏移时间。
根据上述构想，本发明所述的可降低同时切换输出效应的输出电路，其
中该延迟单元包括：一加减法器，电连接至该比较电路与输出信号中的相对
应位，将一默认值与该比较电路所产生的延迟信号进行一运算得到一结果并
输出，而该运算对应该比较电路所发出的一控制信号与输出信号中相对应位
的控制而决定为加法或减法；以及一可调整延迟电路，电连接于该加减法器
与输出信号中的相对应位，对应该加减法器所输出的结果而决定其提供给输
出信号中相对应位的延迟时间的长短。
根据上述构想，本发明所述的可降低同时切换输出效应的输出电路，其
中该控制信号代表当输出信号中高电平切换至低电平的电平信号数目大于
或小于低电平切换至高电平的电平信号数目的状态。
根据上述构想，本发明所述的可降低同时切换输出效应的输出电路，其
中该可调整延迟电路包括：数个串接的缓冲器，该输出数据中的相对应位输
入至这些串接的缓冲器中第一个缓冲器的输入端；以及一多任务器，电连接
于该加减法器，其具有数个输入端，每一该输入端可对应连接至串接的这些
缓冲器的输出端，且这些输入端其中之一连接至该输出信号中的相对应位，
该加减法器所输出的结果用以选择该多任务器的这些输入端其中之一来输
出。
本发明的另一方而为一种降低同时切换输出效应的输出数据的控制方
法，该输出数据包括有数个电平信号，包括下列步骤：比较该输出数据与前
一笔输出数据；当一高电平切换至一低电平的电平信号数目大于该低电平切
换至该高电平的电平信号数目时，延迟该低电平切换至该高电平的所有这些
电平信号在一第一上推延迟时间后输出，延迟该高电平切换至该低电平的所
有这些电平信号在一第一下推延迟时间后输出，其中该第一上推延迟时间大
于该第一下推延迟时间；以及当该低电平切换至该高电平的电平信号数目大
于该高电平切换至该低电平的电平信号数目时，延迟该高电平切换至该低电
平的所有这些电平信号在一第二下推延迟时间后输出，延迟该低电平切换至
该高电平的所有这些电平信号在一第二上推延迟时间后输出，其中该第二下
推延迟时间大于该第二上推延迟时间。
根据上述构想，本发明所述的可降低同时切换输出效应的输出电路，其
中当第一上推延迟时间大于该第一下推延迟时间时，该第一上推延迟时间为
一基本延迟时间加一第一偏移时间，该第一下推延迟时间为该基本延迟时间
减一第二偏移时间。
根据上述构想，本发明所述的可降低同时切换输出效应的输出电路，其
中当第二下推延迟时间大于该第二上推延迟时间时，该第二下推延迟时间为
该基本延迟时间加一第三偏移时间，该第二上推延迟时间为该基本延迟时间
减一第四偏移时间。
根据上述构想，本发明所述的可降低同时切换输出效应的输出数据的控
制方法，其中延迟该低电平切换至该高电平的所有这些电平信号该第一或第
二上推延迟时间后输出与延迟该高电平切换至该低电平的所有这些电平信
号该第一或第二下推延迟时间后输出，用以使得这些电平信号中该低电平切
换至该高电平的时间点约等于该高电平切换至该低电平的时间点。
为让本发明的上述目的、特征和优点能更明显易懂，下文特举较佳实施
例，并配合附图作详细说明如下。
附图说明
图1为公知集成电路内的输出电路；
图2(a)至2(c)为公知电平信号在输出端状态转换时的波形变化示意图；
图3(a)(b)为本发明可降低同时切换输出效应的输出电路及其内部电
路；
图4为可调整延迟电路的一实施例；以及
图5(a)至5(c)为本发明电平信号输出状态转换时的波形变化示意图。
其中，附图标记说明如下：
10~n0 输出缓冲器
12 上推单元
14 下推单元
110~1n0 输出缓冲器
112 上推单元
114 下推单元
116 延迟单元
30 加减法器
31 可调整延迟电路
32 输出
80 比较电路
82 控制信号
84 延迟信号
92、94、96 缓冲器
98 多任务器
具体实施方式
请参照图3(a)，其所绘示为本发明可降低同时切换输出效应的输出电
路。以第一位(bit1)信号所连接的第一输出缓冲器110来说，第一电平信号
连接至延迟单元(PU Delay Element)116，延迟单元(PU Delay Element)116
再连接至上推单元(Pull-Up Unit，PU)112与下推单元(Pull-Down Unit，
PD)114，而上推单元112与下推单元114串联于一电源电压(Vss)与一接地
电压(Gnd)之间，而上推单元112与下推单元114连接的节点即为第一输出
端(I01)。同理，第二电平信号至第n电平信号都有相对应的输出缓冲器
120~1n0。每一个输出缓冲器内皆有一延迟单元、上推单元与下推单元。
至于比较电路80接收第一电平信号(bit 1)至第n位(bit n)的信号而
产生控制信号82与延迟信号(PD Delay Signal)84，其中控制信号82代表
当高电平切换至低电平的电平信号数目大于或小于低电平切换至高电平的
电平信号数目的状态(例如当高电平切换至低电平的电平信号数目大于低电
平切换至高电平的电平信号数目时，控制信号82为低电平，而当高电平切
换至低电平的电平信号数目小于低电平切换至高电平的电平信号数目时，控
制信号82为高电平)。至于延迟信号(PD Delay Signal)84则用以控制输出
缓冲器中的延迟单元的延迟时间，使得每一电平信号都必须根据延迟信号所
指定的延迟时间进行延迟后才会输入至上推单元与下推单元中。
再请参见图3(b)，其为上述延迟单元116的内部方块示意图，主要包括
有一加减法器30以及一可调整延迟电路31，其中加减法器30根据比较电路
80所发出的控制信号82与输出信号中相对应位(bit n)的控制而进行加法或
减法的切换，另外，比较电路80所产生的延迟信号(PD Delay Signal)84
也被送至该加减法器30进行处理。
由公知的电路分析可知，当输出数据在状态转换时会产生SSO效应，导
致较大的偏差(Skew)。
举例来说，输出数据由高电平切换至低电平的位数目小于低电平切换至
高电平的位数目时，低电平切换至高电平的时间点会较最佳状况延后Δt1的
时间，而高电平切换至低电平的时间点会较最佳状况超前Δt3的时间(如图
2(b)所示)。同理，输出数据由高电平切换至低电平的位数目大于低电平切
换至高电平的位数目时，高电平切换至低电平的时间点会较正常延后Δt2的
时间，低电平切换至高电平的时间点会较正常超前Δt4的时间(如图2(c)所
示)。
因此，图3(a)中的比较电路80用来比较新的输出信号与前一笔输出信
号之间所有电平信号的变化状态。以下举例说明：
(I)当新的输出信号与前一笔输出信号经比较结果发现高电平切换至低
电平的位数目小于低电平切换至高电平的位数目，以8位数据为例，假如位
0至位6由低电平切换至高电平，而位7由高电平切换至低电平时，所有的
加减法器从比较电路所接收到的控制信号将处于高电平(即逻辑“1”)，而位0
至位6的加减法器从输出信号中相对应位所接收到的数据也为高电平(即逻
辑“1”)，至于位7的加减法器从输出信号中相对应位所接收到的数据则为低
电平(即逻辑“0”)。而加减法器根据下列表一进行加减法的切换。
表一
控制信号(82)
输出信号(bit n)
加减法器的动作
1
1
减法
0
1
加法
1
0
加法
0
0
减法
而延迟信号(PD Delay Signal)84用以控制输出缓冲器中的延迟单元的
延迟时间。以8位数据为例，当低电平切换至高电平的位数目大于高电平切
换至低电平的位数目超出一定值以上(例如超出2个以上)时，延迟信号(PD
Delay Signal)84输出高电平(即逻辑“1”)，反之，当低电平切换至高电平的
位数目大于高电平切换至低电平的位数目并未超出一定值以上(例如超出2
个以上)时，延迟信号(PD Delay Signal)84输出低电平(即逻辑“0”)。如此
一来，在上例中，位0至位6的加减法器将对默认值(本例输入为10)与延迟
信号(此时为逻辑“1”)进行减法运算后得到一结果(此时输出32为01)而输出
至可调整延迟电路31，使得可调整延迟电路31提供一第二短的延迟时间(基
本延迟时间t减Δt，即，t-Δt)，而位7的加减法器将对默认值(本例输入
为10)与延迟信号(此时为逻辑“1”)进行加法运算后得到一结果(此时输出32
为11)而输出至可调整延迟电路31，使得可调整延迟电路31提供一最长的
延迟时间(基本延迟时间t加Δt，即，t+Δt)。由于在本例中，低电平切换
至高电平的位数目较多，所以在SSO效应下，原本低电平切换至高电平的时
间点会延后(Δt1)，高电平切换至低电平的时间会超前(Δt3)，但经过上述
的补偿调整后，高电平切换至低电平与低电平切换至高电平的时间点可以大
约同时发生。
而假如位0至位1由低电平切换至高电平，位2至位6的电平维持不变，
而位7由高电平切换至低电平时，所有的加减法器从比较电路所接收到的控
制信号82也处于高电平(即逻辑“1”)，而位0至位1的加减法器从输出信号
中相对应位所接收到的数据也为高电平(即逻辑“1”)，而位7的加减法器从输
出信号中相对应位所接收到的数据则为低电平(即逻辑“0”)。至于延迟信号
(PD Delay Signal)84则输出低电平(即逻辑“0”)。如此一来，位0至位1的
加减法器将对默认值(本例输入为10)与延迟信号(此时为逻辑“0”)进行减法
运算后得到一结果(此时输出32为10)而输出至可调整延迟电路31，使得可
调整延迟电路31提供一基本延迟时间(t)，位2至位6的电平不变，因此并
无影响。至于位7的加减法器将对默认值(本例输入为10)与延迟信号(此时
为逻辑“0”)进行加法运算后得到一结果(此时输出32为10)而输出至可调整
延迟电路31，使得可调整延迟电路31也提供一基本延迟时间(t)。由于此例
中，高电平切换至低电平与低电平切换至高电平的位数相差不大，因此SS0
效应并不大，故本实施例手段于此时并未进行时间点的调整。
(II)当新的输出信号与前一笔输出信号经比较结果发现高电平切换至
低电平的位数目大于低电平切换至高电平的位数目，以8位数据为例，假如
位0至位6由高电平切换至低电平，而位7由低电平切换至高电平时，所有
的加减法器从比较电路所接收到的控制信号82将处于低电平(即逻辑“0”)，
而位0至位6的加减法器从输出信号中相对应位所接收到的数据也为低电平
(即逻辑“0”)，至于位7的加减法器从输出信号中相对应位所接收到的数据则
为高电平(即逻辑“1”)。而加减法器根据上列表一进行加减法的切换，至于延
迟信号(PD Delay Signal)84用以控制输出缓冲器中的延迟单元的延迟时间。
以8位数据为例，当高电平切换至低电平的位数目大于低电平切换至高电平
的位数目超出一定值以上(例如超出2个以上)时，延迟信号(PD Delay
Signal)84输出高电平(即逻辑“1”)，反之，高电平切换至低电平的位数目大
于低电平切换至高电平的位数目并未超出一定值以上(例如超出2个以上)
时，延迟信号(PD Delay Signal)84输出低电平(即逻辑“0”)。如此一来，位
0至位6的加减法器将对默认值(本例输入为10)与延迟信号(此时为逻辑“1”)
进行减法运算后得到一结果(此时输出32为01)而输出至可调整延迟电路
31，使得可调整延迟电路31提供一较短的延迟时间(基本延迟时间t减Δt，
即，t-Δt)，而位7的加减法器将对默认值(本例输入为10)与延迟信号(此
时为逻辑“1”)进行加法运算后得到一结果(此时输出32为11)而输出至可调
整延迟电路31，使得可调整延迟电路31提供一最长的延迟时间(基本延迟时
间t加Δt，即，t+Δt)。由于在本例中，低电平切换至高电平的位数目较
多，所以在SSO效应下，低电平切换至高电平的时间点会延后(Δt1)，高电
平切换至低电平的时间会超前(Δt3)。但经过上述的补偿调整后，高电平切
换至低电平与低电平切换至高电平的时间点可以调整成大约同时发生。
而假如位0至位1是由高电平切换至低电平，位2至位6的电平维持不
变，而位7由低电平切换至高电平时，所有的加减法器从比较电路所接收到
的控制信号82也处于高电平(即逻辑“1”)，而位0至位1的加减法器从输出
信号中相对应位所接收到的数据也为低电平(即逻辑“0”)，而位7的加减法器
从输出信号中相对应位所接收到的数据则为高电平(即逻辑”1”)。至于延迟信
号(PD Delay Signal)84则输出低电平(即位“0”)。如此一来，位0至位1的
加减法器将对默认值(本例为10)与延迟信号(此时为逻辑”0”)进行减法运算
后得到一结果(此时为10)而输出至可调整延迟电路31，使得可调整延迟电
路31提供一基本延迟时间(t)，位2至位6的电平不变，因此并无影响。至
于位7的加减法器将对默认值(本例为10)与延迟信号(此时为逻辑”0”)进行
加法运算后得到一选择信号(此时为10)而输出至可调整延迟电路31，使得
可调整延迟电路31也提供一基本延迟时间(t)。由于此例中，高电平切换至
低电平与低电平切换至高电平的位数相差不大，因此SSO效应并不大，故本
实施例手段于此时并未进行时间点的调整。
(III)至于新的输出信号与前一笔输出信号经比较结果发现高电平切换
至低电平的位数目等于低电平切换至高电平的位数目时，基本上将无SSO效
应，因此比较电路所提供的延迟信号使所有延迟单元进行一基本延迟时间t
的延迟即可。
请参照图4，其所绘示为可调整延迟电路31的一实施例。在此可调整延
迟电路31中，电平信号(bit)输入至第一个缓冲器92，而三个缓冲器92、
94、96串接在一起，第三个缓冲器96输出端连接至多任务器98的“11”输入
端，第二个缓冲器94输出端连接至多任务器98的“10”输入端，第一个缓冲
器92输出端连接至多任务器98的“01”输入端，电平信号连接至多任务器98
的“00”输入端。由于每个缓冲器都会延迟一特定时间，因此由加减法器运算
后所得的一2位选择信号可以选择多任务器98中任一个输入端的信号来输
出(0ut)，即“11”端可输出延迟最多时间的电平信号，依此类推，“00”端可
输出延迟最少时间的电平信号。假设将多任务器98的“10”输入端所延迟的时
间视为基本延迟时间。如果需要电平信号的延迟较基本延迟时间短，则可选
择“00”或者“01”输入端的信号来作输出。反之，如果需要电平信号的延迟较
基本延迟时间长，则选择信号可选择“11”输入端的信号来作输出。当然，本
可调整延迟电路31仅为一实施例，在实际的应用上，可提出更多输入端的
多任务器以及更多缓冲器串联所组成的可调整延迟电路31，用以对应更精细
的延迟调整需求。
请参照图5(a)至5(c)，其所绘示为本发明电平信号输出状态转换时的
波形变化示意图。如图5(a)所示，在最佳状况时，输出端由高电平切换至低
电平的位数目与低电平切换至高电平的位数目相等，此时的上推延迟信号与
下推延迟信号所代表的上推延迟时间与下推延迟时间相等皆为基本延迟时
间t，即高电平切换至低电平的时间点与低电平切换至高电平的时间点相同
一起延后基本延迟时间t，可得到最小偏差的输出信号。
如图5(b)所示，当输出端由高电平切换至低电平的位数目小于低电平切
换至高电平的位数目时，此时的SS0效应会使得低电平切换至高电平的时间
点较正常延后Δt1的时间，高电平切换至低电平的时间点较正常超前Δt3
的时间，此时的上推延迟信号可延迟t+Δt3的上推延迟时间，下推延迟信
号可延迟t-Δt1的下推延迟时间。因此，高电平切换至低电平的时间点与
低电平切换至高电平的时间点相同，即可得到最小偏差的输出信号。
如图5(c)所示，当输出端由高电平切换至低电平的位数目大于低电平切
换至高电平的位数目时，此时的SS0效应会使得高电平切换至低电平的时间
点较正常延后Δt2的时间，低电平切换至高电平的时间点较正常超前Δt4
的时间，此时的上推延迟信号可延迟t+Δt4的上推延迟时间，下推延迟信
号可延迟t-Δt2的下推延迟时间。因此，高电平切换至低电平的时间点与
低电平切换至高电平的时间点相同，即可得到最小偏差的输出信号。
本发明的优点为提出一种可降低同时切换输出效应的输出电路及其控
制方法。利用比较电路来比较前后二笔输出数据，并延迟高电平切换至低电
平的时间点或者低电平切换至高电平的时间点，达到高电平切换至低电平的
时间点与低电平切换至高电平的时间点相同，进而降低SS0效应所产生的偏
差的问题。
综上所述，虽然本发明已以较佳实施例公开如上，然其并非用以限定本
发明，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可作
各种等效更动与润饰，因此本发明的保护范围以权利要求为准。