具有自偏补偿电路的掉电电路.pdf

一种电路，包括具有第一电源电压的第一电源节点；门控节点；以及连接在第一电源节点和门控节点之间的第一控制器件。第一控制器件被配置将第一电源电压传递到门控节点，或者将门控节点从第一电源电压上断开。第二控制器件连接在所述第一电源节点和所述门控节点之间，并被配置将门控电压传递到门控节点，或者将门控节点从门控电压上断开。压降器件连接在第一电源节点和门控节点之间，其中压降器件与第二控制器件串联连接。负反馈电流源与压降器件并联，并被配置提供用来跟踪门控节点处门控电压变化的电流。

1.  一种电路，包括：
具有第一电源电压的第一电源节点；
门控节点；
连接在所述第一电源节点和所述门控节点之间的第一控制器件，其中所述第一控制器件被配置将所述第一电源电压传递到所述门控节点，或者将所述门控节点从所述第一电源电压上断开；
连接在所述第一电源节点和所述门控节点之间的第二控制器件，其中所述第二控制器件被配置将门控电压传递到所述门控节点，或者将所述门控节点从所述门控电压上断开；
连接在所述第一电源节点和所述门控节点之间并包括至少一个二极管的压降器件，其中所述压降器件与所述第二控制器件串联连接；以及
与所述压降器件并联的负反馈电流源，其中所述负反馈电流源被配置提供用来跟踪所述门控节点处所述门控电压变化的电流。

2.  如权利要求1所述的电路，还包括：
第二电源节点，其中所述第一电源节点与所述第二电源节点包括工作电压VDD节点和VSS节点；以及
位于所述门控节点和所述第二电源节点之间的主电路。

3.  如权利要求1所述的电路，其中所述负反馈电流源包括：
偏压节点；
与所述偏压节点连接的压控电流源，所述压控电流源被设置产生和所述压降器件中的电流平行的电流；以及
与所述门控节点和所述压控电流源连接的门控电压跟踪电路，其中所述门控电压跟踪电路被配置产生用来跟踪所述门控电压变化的偏压。

4.  如权利要求3所述的电路，其中所述压控电流源包括晶体管，所述晶体管包括连接到所述压降器件第一端的第一源/漏极、连接到所述压降器件第二端的第二源/漏极以及连接到所述偏压节点的栅极。

5.  如权利要求3所述的电路，其中所述门控电压跟踪电路包括附加晶体管，所述附加晶体管包括连接到所述偏压节点的第一源/漏极、第二源/漏极以及连接到所述门控节点的栅极。

6.  如权利要求1所述的电路，其中所述压降器件包括：
由PMOS晶体管形成的第一二极管；以及
由NMOS晶体管形成的第二二极管，其中所述第一二极管与所述第二二极管并联连接。

7.  如权利要求1所述的电路，其中所述第一电源节点为VDD节点，以及所述门控电压为门控VDD，或者所述第一电源节点为VSS节点，以及所述门控电压为门控VSS。

8.  一种电路，包括：
具有第一电源电压的第一电源节点；
门控节点；
包括连接到所述第一电源节点的源极以及连接到所述门控节点的漏极的第一晶体管；
具有连接到所述第一电源节点的源极以及漏极的第二晶体管；
连接在所述第二晶体管的漏极和所述门控节点之间的第一二极管；
与所述第一二极管并联的压控电流源，其中所述压控电流源包括输入节点；以及
包括连接到所述压控电流源输入节点的输出的门控电压跟踪电路，其中所述门控电压跟踪电路连接到所述门控节点，并且被配置产生用来跟踪所述门控节点处门控电压变化的偏压。

9.  如权利要求8所述的电路，还包括与所述第一二极管并联的第二二极管，其中所述第一二极管与所述第二二极管由不同类型的晶体管形成。

10.  如权利要求8所述的电路，其中所述压控电流源包括晶体管，所述晶体管包括连接到所述第一二极管第一端的第一源/漏极、连接到所述第一二极管第二端的第二源/漏极、以及连接到所述门控电压跟踪电路输出的栅极。

11.  如权利要求8所述的电路，其中所述门控电压跟踪电路包括：
晶体管，所述晶体管包括：
连接到所述压控电流源输入节点的第一源/漏极；
第二源/漏极；以及
连接到所述门控节点的栅极；
连接在所述第一二极管第一端和所述第一源/漏极之间的第一偏压二极管；以及
连接在所述第二源/漏极和第二电源节点之间的第二偏压二极管。

12.  如权利要求8所述的电路，其中所述第一电源节点为VDD节点，以及所述门控电压为门控VDD，或者所述第一电源节点为VSS节点，以及所述门控电压为门控VSS。

13.  一种电路，包括：
VDD功率节点；
门控节点；
第一PMOS晶体管，所述PMOS晶体管包括连接到所述VDD功率节点的源极、以及连接到所述门控节点的漏极；
具有连接到所述VDD功率节点的源极以及漏极的第二PMOS晶体管；
并联连接并连接在所述第二PMOS晶体管的漏极和所述门控节点之间的第一二极管和第二二极管，其中所述第一二极管和所述第二二极管由相反类型的晶体管形成；
偏压节点；
第三PMOS晶体管，包括：
连接到所述第二PMOS晶体管漏极的源极；
连接到所述门控节点的漏极；以及
连接到所述偏压节点的栅极；以及
门控电压跟踪电路，与所述偏压节点连接并向其输出偏压，其中所述门控电压跟踪电路连接到所述门控节点，并且被配置用所述偏压跟踪所述门控节点的门控电压变化。

14.  如权利要求13所述的电路，其中所述门控电压跟踪电路包括：
第四PMOS晶体管，包括：
连接到所述偏压节点的第一源/漏极；
第二源/漏极；以及
连接到所述门控节点的第一栅极；
连接在所述第一二极管第一端和所述第一源/漏极之间的第一偏压晶体管；以及
连接在所述第二源/漏极和VSS节点之间的第二偏压晶体管；
其中所述门控电压跟踪电路还包括：
第五PMOS晶体管，包括：
连接到所述门控节点的第二栅极；
连接到所述偏压节点的第三源/漏极；以及
连接到所述VSS节点的第四源/漏极。

15.  如权利要求13所述的电路，还包括：
VSS节点；以及
连接在所述门控节点和所述VSS节点之间的主电路。

具有自偏补偿电路的掉电电路
技术领域
本发明通常涉及集成电路，尤其涉及使用门控电源的功率提供的方案，并且更具体而言涉及门控电源电压变化的减少。
背景技术
在手提便携式电子设备，例如移动通讯设备中，减少功率消耗是各个集成电路设计中的一个关键要求。一种用于减少功率消耗的方法之一是使用双运行工作模式，其中集成电路的正常运行工作模式可以使用正常工作电压VDD，该电压足够高以驱动集成电路达到实现所需的高性能。在其他运行工作状态下，没有这样的性能要求，可以使用门控工作电压(gated-VDD)向集成电路提供功率电。在低于工作电压VDD的门控VDD下，具有更少的功率消耗。虽然牺牲了集成电路的性能，但是在某些运行工作模式下，例如掉电模式或备用待机模式下，门控VDD不是问题。
图1显示了可用来提供工作电压VDD和门控VDD的传统电路。PMOS晶体管P1和P2用来控制向主电路102提供工作电压VDD还是门控VDD。通过向PMOS晶体管P1的栅极提供低电压，以及向PMOS晶体管P2的栅极提供高电压，来向主电路102提供工作电压VDD。相反地，通过向PMOS晶体管P1的栅极提供高电压，以及向PMOS晶体管P2的栅极提供低电压，来向主电路102提供门控VDD，其中门控VDD等于电压VDD减去二极管D1上的压降。
但是，传统的电路具有缺陷。图2示出了二极管D1的电流-电压(I-V)曲线。注意到，压降Vdiode与流过二极管D1的电流Idiode有关，并且电流Idiode的变化ΔI引起压降Vdiode的变化ΔV，反之亦然。因此，当流经二极管D1的电流Idiode变化时，门控VDD也发生变化。
此外，压降Vdiode和门控VDD还受到工艺变化及温度变化的影响。例如，对于在慢-慢(SS)工艺拐点工作的电路的门控VDD，即表示PMOS晶体管和NMOS晶体管均具有缓慢性能以及低功率消耗，可以具有大约0.707伏的门控VDD。然而，具有相同电路设计但是在快-慢(FS)工艺拐点工作的另一个电路，即表示NMOS晶体管具有快性能但PMOS晶体管具有慢性能，可以仅具有大约0.579伏的门控VDD。这样的低电压可以导致主电路102出现故障。例如，主电路102中的存储器可能丢失数据。因此，需要一个解决方案来减少门控VDD中的变化。
发明内容
根据本发明的一个方面，提供了一种电路，包括具有第一电源电压的第一电源节点；门控节点；以及连接在第一电源节点和门控节点之间的第一控制器件。第一控制器件被配置将第一电源电压传递到门控节点，或者将门控节点从第一电源电压上断开。第二控制器件连接在所述第一电源节点和所述门控节点之间，并被配置将门控电压传递到门控节点，或者将门控节点从门控电压上断开。压降器件连接在第一电源节点和门控节点之间，其中压降器件与第二控制器件串联连接。负反馈电流源与压降器件并联，并被配置提供用来跟踪门控节点处门控电压变化的电流。
根据本发明的另一方面，提供了一种电路包括：具有第一电源电压的第一电源节点；门控节点；包括连接到所述第一电源节点的源极以及连接到所述门控节点的漏极的第一晶体管；以及具有连接到所述第一电源节点的源极以及漏极的第二晶体管。二极管连接在所述第二晶体管的漏极和所述门控节点之间。压控电流源与所述二极管并联，其中所述压控电流源包括输入节点。门控电压跟踪电路包括连接到所述压控电流源输入节点的输出。所述门控电压跟踪电路连接到所述门控节点，并且被配置产生用来跟踪所述门控节点处门控电压变化的偏压。
根据本发明的又一个方面，提供了一种电路，包括VDD功率节点以及门控节点。该电路还包括第一PMOS晶体管、第二PMOS晶体管。所述第一PMOS晶体管具有连接到所述VDD功率节点的源极、以及连接到所述门控节点的漏极。第二PMOS晶体管具有连接到第一电源节点的源极以及漏极。第一二极管和第二二极管并联连接并连接在所述第二PMOS晶体管的漏极和所述门控节点之间，其中所述第一二极管和所述第二二极管由相反类型的晶体管形成。该电路还包括偏压节点以及第三PMOS晶体管，所述第三PMOS晶体管包括：连接到所述第二PMOS晶体管漏极的源极；连接到所述门控节点的漏极；以及连接到所述偏压节点的栅极。门控电压跟踪电路与所述偏压节点连接，并向所述偏压节点输出偏压。所述门控电压跟踪电路连接到所述门控节点，并且被配置用所述偏压跟踪所述门控节点处门控电压的变化。
本发明的优点是能够减少门控VDD和门控VSS中的变化。因此，改善了集成电路从门控VDD或门控VSS获得功率的性能和可靠性。
附图说明
为了更完全地理解本发明及其优点，现在将结合附图对下文进行描述，其中：
图1显示了传统的用于提供门控VDD的电路，其中二极管用来产生门控VDD；
图2显示了二极管的I-V曲线；
图3显示了本发明的一个实施例，其中提供了具有减少变化的门控VDD；
图4显示了执行图3实施例的电路；
图5显示了本发明的另一个实施例，其中提供了具有减少变化的门控接地端电压VSS；
图6显示了执行图5实施例的电路。
具体实施方式
下面，将详细描述本发明优选实施例的实现和使用。但是应当了解，本发明提供了大量能够在各种特定环境中体现的可应用发明概念。这里讨论的实施例仅仅示出了实现和使用本发明的特定方式，并不能限制本发明的范围。
本发明提供了一种能够提供具有减少变化的门控电源电压(门控VDD或门控VSS)的新型电源电路。下面将对优选实施例的变化和运行进行讨论。在贯穿本发明的各个附图和示例实施例中，相似的参考数字用来表示相似的元件。
图3显示了本发明的一个实施例。电路10包括主电路14，其中主电路14连接在用来提供电源电压VDD的电源节点VDD和具有电压VSS(可能是接地电压)的电源节点VSS之间。主电路14连接到节点12上，节点12可以位于与门控VDD相等或者如果门控VDD不需要的话，位于与电压VDD大体相等的电压处。优选地，门控VDD低于电压VDD。例如，门控VDD可以位于电压VDD大约60％到大约70％之间。在掉电模式下，门控VDD可以提供给主电路14。在正常工作模式下，节点12可以位于正常工作电压VDD处。
PMOS晶体管PDN1和PDN2用来控制提供到向主电路14提供的是工作电压VDD还是门控VDD。通过提供低电压，例如0V到PMOS晶体管PDN1的栅极，以及提供高电压，例如电压VDD到PMOS晶体管PDN2的栅极，从而向节点12和主电路14提供工作电压VDD。相反，通过提供高电压，到PMOS晶体管PDN1的栅极，以及提供低电压到PMOS晶体管PDN2的栅极，从而向主电路14提供门控VDD。
在一个实施例中，一对二极管DN和DP(或者称作为压降二极管)结合起来提供预期的压降。二极管DN和DP均正向偏压。每个二极管DN和DP可以由晶体管形成，其中晶体管的栅极连接到漏极上。二极管DN由NMOS晶体管形成，同时二极管DP由PMOS晶体管形成。有利地，由于NOMS和PMOS晶体管可以补偿互相的变化，因此这两个晶体管的结合可以减少工艺拐点相关的变化。在替代实施例中，二极管DN和DP可以由PMOS晶体管或者NMOS晶体管形成的单个二极管代替，或者由多于两个的二极管代替。
负反馈电流源与二极管DN和DP并行连接。负反馈电流源分享否则将单独流经二极管DN和DP的电流。负反馈电流源提供少量的敏感电流，提供的少量敏感电流可以在某些工作状态下补偿增加的漏电流。优选地，负反馈电流源由节点12位置处的门控VDD控制，并且具有关于门控VDD大小的负响应。如果节点12处的门控VDD增加，由负反馈电流源提供的电流ICMP则降低，因此更大的电流流过二极管DN和DP。如现有技术所知，当流过二极管的电流增加时，二极管的压降增加，反之亦然。由于负反馈电流源的反馈，当门控VDD增加时，二极管DN和DP的压降增加，由此门控VDD降低。相反地，如果节点12位置的门控VDD降低，电流ICMP增加，因此更少的电流流过二极管DN和DP。因此，二极管DN和DP中的压降减少，由此门控VDD升高。因此，门控VDD的变化被反馈给负反馈电流源，因而门控VDD的变化被至少部分补偿，并可能基本上消除。
负反馈电流源包括压控电流源XICMP，其中压控电流源XICMP用来根据偏压VBIAS提供电流ICMP。在一个实施例中，门控VDD可以直接用作偏压VBIAS，来控制压控电流源XICMP。但是，为了使得电流ICMP的变化对门控VDD的变化更敏感，可以增加门控VDD跟踪电路，该电路可以将门控VDD的变化放大来提供偏压VBIAS。换言之，由门控VDD跟踪电路提供的偏压VBIAS，可能以更大的比例，对门控VDD中的变化进行跟踪。并且，偏压VBIAS可以调整到更合适的范围，以符合压控电流源的要求。
图4显示了用来执行图3所示实施例的电路。在该执行中，压控电流源XICMP包括PMOS晶体管PMCP，PMOS晶体管PCMP的源-漏电流对其栅极电压VBIAS具有负响应。门控VDD跟踪电路包括PMOS晶体管PB1、PB2、PB3和PB4。PMOS晶体管PB4的栅极由门控VDD控制。当门控VDD降低时，PMOS晶体管PB4更有传导性，由此偏压VBIAS降低。相反，门控VDD的升高将导致电压VBIAS的升高。另一方面，PMOS晶体管PB1、PB2和PB3形成另一个通路用来控制偏压VBIAS，其中PMOS晶体管PB1和PB3连接作为用于划分电压的偏压二极管。当门控VDD降低时，PMOS晶体管PB2更具有传导性，由此偏压VBIAS也降低。类似地，门控VDD的升高将导致偏压VBIAS的升高。通过本方案，偏压VBIAS跟踪门控VDD的变化，优选地以足够大的量级，从而使门控VDD的变化能够基本上被补偿。
图5和图6显示了本发明的另一个实施例。在该实施例中，代替门控工作电源电压VDD，对电源电压VSS进行门控。门控VSS高于正常电压VSS例如(VDD-VSS)大约30％到大约40％。在正常工作模式下，可以向主电路14提供有电源电压VDD和VSS。在掉电模式下，节点22位置处的电压增加到门控VSS，因此向主电路14提供的VDD与门控VSS的电压差(VDD-门控VSS)小于(VDD-VSS)。因此，减少了功率消耗。
参考图5，NMOS晶体管NDN1和NDN2用来控制向主电路14提供工作电压VSS还是门控VSS。通过提供高电压，例如VDD到NMOS晶体管NDN1的栅极，以及提供低电压，例如0V到NMOS晶体管NDN2的栅极，将工作电压VSS提供到节点22及主电路14。相反，通过提供低电压到NMOS晶体管NDN1的栅极，以及提供高电压到NMOS晶体管NDN2的栅极，从而将门控VSS提供到主电路14。
图5也显示了负反馈电流源，该电流源包括压控电流源XICMP。此外，门控VSS跟踪电路被提供来产生用于控制压控电流源XICMP的控制电压。压控电流源XICMP提供电流ICMP。与图3实施例类似，负反馈电流源与二极管DN和DP并行连接，并分享否则将单独流经二极管DN和DP的电流。优选地，负反馈电流源由节点22位置处的门控VSS控制，并且具有关于门控VSS大小的负响应。如果节点22处的门控VSS增加，电流ICMP则增加，因此更少的电流流过二极管DN和DP。相反地，如果门控VSS减小，电流ICMP减少，因此更多的电流流过二极管DN和DP。因此，电流ICMP也跟踪门控VSS的变化。从而，由于负反馈电流源的反馈，当门控VSS减少时，二极管DN和DP的压降增加，由此门控VSS升高。反之，当门控VSS增加时，二极管DN和DP的压降减少，由此门控VSS降低。
图6显示了执行图5实施例的示例电路。在该执行中，压控电流源XICMP包括NMOS晶体管NMCP，NMOS晶体管NCMP的源-漏电流对其栅极电压VBIAS具有正响应。门控VSS跟踪电路包括NMOS晶体管NB1、NB2、NB3和NB4。NMOS晶体管NB4的栅极由门控VSS控制。当门控VSS增加时，NMOS晶体管NB4更有传导性，由此偏压VBIAS升高。相反，门控VSS的减少将导致偏压VBIAS的减少。另一方面，NMOS晶体管NB1、NB2和NB3形成另一个通路用来控制偏压VBIAS，其中NMOS晶体管NB1和NB3连接作为用于分割电压的偏压二极管。当门控VSS升高时，NMOS晶体管NB2更具有传导性，由此偏压VBIAS升高。类似地，门控VSS的降低将导致偏压VBIAS的降低。通过本方案，偏压VBIAS跟踪门控VSS的变化，并控制压控电流源XICMP向门控VSS提供负反馈。
本领域普通技术人员应当了解，还存在有大量变化来实现图3和图5所示的电路。
利用本发明的实施例，门控电源电压(门控VDD或者门控VSS)的变化能够减少，其中这些变化可能是工艺、电压和温度(PVT)变化导致的。利用等于0.9V的电压VDD，在使用45nm技术形成的电路上执行的仿真结果显示，相比传统电路中128mV的变化，本发明的实施例可以将门控VDD的变化减少到94mV。这意味着可以实现门控VDD变化减少26.3％。因此，本发明的实施例可以在不同的工艺拐点更可靠的工作。
虽然关于示例实施例及其优点已经详细说明，应当理解在不脱离本发明的精神和所附权利要求限定的保护范围的情况下，可以对这些实施例进行各种变化、替换和修改。此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、机构、制造、物质组成、手段、方法及步骤。从本发明的公开内容，作为本领域的普通技术人员将容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，其中它们执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结果，依照本发明可以对它们进行应用。因此，本发明所附权利要求旨在将这些工艺、机构、制造、物质组成、手段、方法或步骤包含在其保护范围内。