曝光掩模及使用该曝光掩模来制造半导体器件的方法.pdf

本发明公开一种曝光掩模及使用该曝光掩模来制造半导体器件的方法，包括：利用包括遮光图案和平行于遮光图案布置的辅助图案的曝光掩模来执行曝光和显影工序，以避免在半导体基板上的晶胞区域中形成主要图案时产生浮渣现象，从而改善半导体器件的特性、可靠性和成品率。因此，该方法使得可以实现半导体器件的高度集成。

1.  一种曝光掩模，包括：
线形遮光图案；以及
辅助特征，其中，
所述线形遮光图案和所述辅助特征具有大致相同的斜率。

2.  根据权利要求1所述的曝光掩模，其中，
所述线形遮光图案包括线图案和间隔图案。

3.  根据权利要求1所述的曝光掩模，其中，
各个所述线形遮光图案具有大致相同的临界尺寸。

4.  根据权利要求1所述的曝光掩模，其中，
所述线形遮光图案倾斜地布置在与半导体器件的晶胞区域对应的第一区域中。

5.  根据权利要求4所述的曝光掩模，其中，
所述辅助特征形成于与邻近所述晶胞区域的区域对应的第二区域中。

6.  根据权利要求5所述的曝光掩模，其中，
所述第二区域具有0.5μm至50μm的宽度。

7.  根据权利要求5所述的曝光掩模，其中，
所述第二区域具有1μm至10μm的宽度。

8.  根据权利要求1所述的曝光掩模，其中，
所述辅助特征包括线图案和间隔图案。

9.  根据权利要求1所述的曝光掩模，其中，
所述辅助特征包括线图案和间隔图案，所述线图案和所述间隔图案各自具有规则的节距。

10.  根据权利要求9所述的曝光掩模，其中，
所述线图案和所述间隔图案各自具有相同的临界尺寸。

11.  根据权利要求9所述的曝光掩模，其中，
所述线图案包括第一线图案、间隔图案和第二线图案。

12.  根据权利要求11所述的曝光掩模，其中，
所述第一线图案、或所述第二线图案、或所述第一线图案与所述第二线图案这两者的临界尺寸小于所述遮光图案的临界尺寸。

13.  根据权利要求1所述的曝光掩模，其中，
所述线形遮光图案形成为具有与所述辅助特征的节距相同的节距。

14.  一种曝光掩模，包括：
线形倾斜遮光图案；以及
辅助特征，其中，
所述线形倾斜遮光图案和所述辅助特征具有大致相同的斜率。

15.  根据权利要求14所述的曝光掩模，其中，
所述线形倾斜遮光图案和所述辅助特征具有大致相同的节距。

16.  一种制造半导体器件的方法，所述方法包括：
在半导体基板上形成硬掩模层；以及
利用包括线形遮光图案和辅助特征的曝光掩模来蚀刻所述硬掩模层，其中，
所述线形遮光图案和所述辅助特征具有大致相同的斜率。

17.  根据权利要求16所述的方法，其中，
所述线形遮光图案和所述辅助特征形成为具有大致相同的节距。

18.  根据权利要求16所述的方法，其中，
各个所述线形遮光图案形成为具有大致相同的临界尺寸。

19.  根据权利要求16所述的方法，其中，
各个所述辅助特征形成为具有大致相同的临界尺寸。

20.  一种制造半导体器件的方法，所述方法包括：
在半导体基板上形成硬掩模层；
利用包括线形遮光图案和辅助特征的曝光掩模来蚀刻所述硬掩模层，所述线形遮光图案和所述辅助特征具有大致相同的斜率；
利用所述曝光掩模来蚀刻所述硬掩模层以形成硬掩模图案；
利用所述硬掩模图案作为掩模来蚀刻所述半导体基板以形成沟槽；以及
通过填充所述沟槽以形成器件隔离膜。

曝光掩模及使用该曝光掩模来制造半导体器件的方法
技术领域
本发明整体涉及一种曝光掩模及使用该曝光掩模来制造半导体器件的方法。更具体地说，本发明涉及一种可以用于高度集成的半导体器件中的曝光掩模、以及使用该曝光掩模来制造半导体器件的方法。
背景技术
由于半导体器件制造技术的发展，单位元件(例如，晶体管)的尺寸变小，并且半导体器件的集成度增加。为了开发出高度集成的半导体存储器件，重要的是减小芯片的尺寸。
对于动态随机存取存储(DRAM)器件的情况，使用各种不同的方法来减小芯片的尺寸。例如，改变晶胞(cell，又称为单元)结构，更具体地说，改变有源区的平面布置方式或布局。
现有有源区的一般布局是8F²结构。该8F²结构包括具有水平方向上的主轴(major axis)的有源区、以及与有源区的副轴(minor axis)平行地布置的两根字线。在该8F²结构中，改变了有源区的布置方式，因而即使在采用了相同的最小临界尺寸F的情况下，也仍然可以减小单位晶胞尺寸。
在具有折叠式位线结构的DRAM晶胞中，8F²结构选择两根字线之一来通过一根位线和一个读出放大器(sense amplifier，SA)读取晶胞晶体管的数据。
在DRAM晶胞的8F²布局中，有源区之间的间隔是3F，并且容易保证裕量。然而，这会导致晶胞面积增加。
为了将晶胞面积减小至小于8F²布局的晶胞面积，已经开发了一种开放式位线晶胞布置结构。当将DRAM晶胞结构从8F²结构改变为6F²结构时，晶胞尺寸减小，并且芯片尺寸减小，从而增加了晶片成品率。然而，设计规则逐渐减小，使得半导体器件的有源区之间的间隔变得更小。因此，更难以利用使用普通曝光掩模的光刻工序。为了避免这种光刻问题，在曝光掩模的晶胞边缘处形成辅助特征(assistant feature，AF)，以形成设计规则减小的器件。
图1是示出传统曝光掩模的边缘部分的平面图。图2是示出利用图1的曝光掩模形成的半导体器件的平面图。
参照图1，传统曝光掩模包括遮光图案和辅助特征。图1示出曝光掩模的边缘部分。
曝光掩模100包括具有遮光图案110的第一区域100A、以及具有辅助特征120的第二区域100B。布置在第一区域100A中的遮光图案110限定利用光刻法形成于半导体基板上的晶胞区域的光阻(photoresist，又称为光刻胶或光致抗蚀剂)图案(未示出)。在下文中，曝光掩模100的第一区域100A指的是布置如下图案的区域：该图案限定位于半导体基板的晶胞区域中的光阻图案(未示出)。
在光刻工序之后，布置在第二区域100B中的辅助特征120未被转移到半导体基板上。更确切地说，该辅助特征120用于帮助形成晶胞区域的线图案。这是因为辅助特征120降低了形成于晶胞区域上的透射光的光学邻近效应。曝光掩模100的第二区域100B指的是这样的区域：即设置辅助图案120以帮助在半导体基板的晶胞区域中形成图案。
遮光图案110具有斜线形状。更具体地说，遮光图案110包括以X轴作为主轴的为了进行光学邻近校正(OPC)而倾斜地布置的多个线形图案。辅助特征120具有以Y轴作为主轴的线形图案。辅助特征120的线形图案之间的宽度(S1)大于线形图案的宽度(L1)。
如图2所示，通过在光刻工序中使用图1的具有遮光图案110的曝光掩模来将主要图案210转移到半导体基板200上。图1的第一区域100A对应于半导体基板的晶胞区域。在与半导体基板的晶胞区域相邻的区域上对布置在图1的第二区域100B中的辅助特征120进行曝光。结果，在半导体基板上只有主要图案210被图案化。由于辅助特征120的临界尺寸小于分辨率(resolving power)，因此在半导体基板上只有主要图案210被图案化。
在主要图案210的边缘形成条带类型(band type)的浮渣(scum)220。当布置于曝光掩模100的第二区域100B中的辅助特征120无法精确地补偿光学邻近校正时会产生浮渣220。换句话说，辅助特征120未像布置在曝光掩模100的第一区域100A中的遮光图案110一样被曝光，因而在主要图案210的边缘处产生残渣220。因此，难以与主要图案210一样地将布置于曝光掩模100的第一区域100A中的遮光图案110转移到基板200上。
发明内容
本发明的各种实施例旨在提供一种利用曝光掩模来制造半导体器件的方法，该曝光掩模包括与规则地形成节距的辅助特征平行布置的遮光图案。
根据本发明的一个实施例，一种曝光掩模包括：线形遮光图案；以及辅助特征(AF)，其中，所述线形遮光图案和所述辅助特征具有大致相同的斜率。
优选的是，所述线形遮光图案包括线图案和间隔图案。
优选的是，各个所述线形遮光图案具有大致相同的临界尺寸。
优选的是，所述线形遮光图案倾斜地布置在与半导体器件的晶胞区域对应的第一区域中。
优选的是，所述辅助特征布置在与邻近所述晶胞区域的区域对应的第二区域中。
优选的是，所述第二区域的宽度(B1)在0.5μm至50μm的范围内。
优选的是，所述第二区域的宽度(B1)在1μm至10μm的范围内。
优选的是，所述辅助特征包括线图案和间隔图案。
优选的是，所述辅助特征包括线图案和间隔图案，所述线图案和所述间隔图案各自具有规则的节距。
优选的是，所述线图案和所述间隔图案各自具有相同的临界尺寸。
优选的是，所述线图案包括第一线图案、间隔图案和第二线图案。
优选的是，所述第一线图案、或所述第二线图案、或这两者的临界尺寸小于所述遮光图案的临界尺寸。
优选的是，所述线形遮光图案形成为具有与所述辅助特征的节距相同的节距。
根据本发明的另一个实施例，一种曝光掩模包括：线形倾斜遮光图案；以及辅助特征(AF)，其中，所述线形倾斜遮光图案和所述辅助特征具有大致相同的斜率。
优选的是，所述线形倾斜遮光图案和所述辅助特征具有大致相同的节距。
根据本发明的一个实施例，一种制造半导体器件的方法包括：在半导体基板上形成硬掩模层；以及利用包括线形遮光图案和辅助特征的曝光掩模来蚀刻所述硬掩模层，其中，所述线形遮光图案和所述辅助特征具有大致相同的斜率。
优选的是，所述线形遮光图案和所述辅助特征形成为具有大致相同的节距。
优选的是，各个所述线形遮光图案形成为具有大致相同的临界尺寸。
优选的是，各个所述辅助特征形成为具有大致相同的临界尺寸。
根据本发明的另一个实施例，一种制造半导体器件的方法包括：在半导体基板上形成硬掩模层；利用包括线形遮光图案和辅助特征的曝光掩模来蚀刻所述硬掩模层，其中，所述线形遮光图案和所述辅助特征具有大致相同的斜率；利用所述曝光掩模来蚀刻所述硬掩模层以形成硬掩模图案；利用所述硬掩模图案作为掩模来蚀刻所述半导体基板以形成沟槽；以及通过填充所述沟槽来形成器件隔离膜。
附图说明
图1和图2是示出传统曝光掩模及利用该曝光掩模形成的半导体器件的视图。
图3和图4是示出根据本发明实施例的曝光掩模及利用该曝光掩模形成的半导体器件的视图。
具体实施方式
图3和图4是示出根据本发明实施例的曝光掩模及利用该曝光掩模形成的半导体器件的视图。
参照图3，本发明的曝光掩模300包括布置于第一区域300A中的遮光图案310、以及布置于第二区域300B中的辅助特征320。第一区域300A与晶胞区域相关联，而第二区域300B与邻近晶胞区域的区域相关联。第一区域300A的遮光图案310布置成彼此间隔开的斜线。这些斜线彼此大致平行(即，具有大致相同的斜率)。在本实施例的第二区域300B中，辅助特征320布置成大致平行于遮光图案310。
遮光图案310从一个端部至另一个端部形成有倾斜的线图案。优选的是，线图案和间隔图案具有规则的节距。线图案和间隔图案具有大致相同的临界尺寸。线图案和间隔图案的临界尺寸相同，则容易将线图案图案化。
辅助图案320形成有与遮光图案310平行的线图案和间隔图案。与遮光图案310的端部相邻的辅助图案320以预定的距离与遮光图案310间隔开。第二区域300B的宽度(B1)在0.5μm至50μm的范围内，优选地在1μm至10μm的范围内。优选的是，辅助图案320的线图案和间隔图案具有相同的临界尺寸。
每个辅助特征320包括至少一个线形图案。在本实施例中，每个辅助特征具有斜率大致相同的两个线形图案。例如，辅助特征320的线图案包括第一线图案322、间隔图案324和第二线图案326。当辅助图案320的线图案具有1F的临界尺寸时，第一线图案322、间隔图案324和第二线图案326各自具有1/3F的临界尺寸。
如上所述，辅助特征320的形状和宽度与遮光图案310的形状和宽度相同，从而降低了晶胞区域的透射光的光学邻近效应并在不失真的情况下形成了遮光图案310。
图4示出利用图3的曝光掩模在半导体基板上形成的光阻图案。布置于图3的曝光掩模300的第一区域300A中的遮光图案310限定倾斜地形成于半导体基板400上的主要图案410。布置于图3的曝光掩模300的第二区域300B中的辅助特征320并未在半导体基板400上曝光和显影，而是帮助形成上述主要图案410。第二区域300B的辅助特征320包括第一线图案322、间隔图案324和第二线图案326。辅助特征320与第一区域300A的遮光图案310平行地布置，从而精确地补偿遮光图案310的光学邻近效应以避免产生浮渣。
在本发明的另一个实施例中，利用由本发明曝光掩模限定的主要图案作为蚀刻掩模蚀刻半导体基板以形成沟槽。接着，形成填充该沟槽的器件隔离膜以限定有源区，从而获得半导体器件。
在本发明的另一个实施例中，曝光掩模可以应用于半导体器件中形成岛形(island-shaped)或线形图案的所有部分。用于蚀刻工序的曝光掩模可以应用于制造如下半导体器件的方法中，该半导体器件包括形成于半导体基板上的岛形或线形图案。用于蚀刻工序的曝光掩模使得能够执行期望图案的图案化。也就是说，用于蚀刻工序的曝光掩模包括布置于移除了图案的区域，即，在不需要被图案化的区域中的透明图案。
本发明的上述实施例是示例性的而非限制性的。各种替代及等同的方式都是可行的。本发明并不限于本文所述的沉积、蚀刻、抛光和图案化步骤的类型。本发明也不限于任何特定类型的半导体器件。举例来说，本发明可以用于动态随机存取存储器件(DRAM)或非易失性存储器件。对本发明内容所作的其它增加、删减或修改是显而易见的并且落入所附权利要求书的范围内。
本申请要求2008年12月19日提交的韩国专利申请No.10-2008-0130105的优先权，该韩国专利申请的全部内容以引用的方式并入本文。