本发明涉及数据处理，特别涉及到微处理机组件。 由于技术变化很大，发展又很迅速，小型计算机系统的制造公司感到需要以比以往更快的节奏来提高它们系统的功能。提高功能的方式有：引入新系统，改进老系统，或两者兼施。
引入新的微处理机组件的设计曾经是提高计算机系统功能的主要推动力。组件制造公司一直在设计具有更强功能、更高速度的新组件。这些速度更高的新组件从而又成为新系统设计的基础。
组件制造公司与计算机系统制造公司已经并继续认识到各种微处理机间保持兼容的重要性。例如，几家在1983年推出32位微处理机的公司，都十分重视这些处理机能够运行为以往的微处理机编写的软件。
对多数情况而言，这种兼容性是通过微程序设计仿真、修改部分操作系统或采用类似的体系结构获得的。即使获得了这种兼容性，这些组件仍然只能提供软件向下兼容性。也就是说，为8位或16位微处理机编写的同一软件，能在32位组件上运行。
然而，由于组件不断发展，小型计算机制造公司仍然需要保留用于新老小型计算机设计的各种微处理机的存货。因此，软件向下兼容性并不要求硬件向下兼容性。
事实上，情况往往相反。也就是说，为了使老的小型计算机系统能够利用新地组件，需要对老系统重新设计或改进以引入新组件，尽管组件的引腿分配具有兼容性。其理由是，新的组件除了速度较高以外，一般都还具有能增强市场竞争力的新功能。这样，在设备维护以及库存管理方面均需付出较高的代价。
为此，本发明的主要目的是提出一种改进的设计方法与装置，以获得组件设计的兼容性。
本发明的一个特殊目的是提供一种无需对老系统进行变动、能兼用于新、老系统的组件。
在微处理机组件的最佳实施方案中，上述目标以及其它的目标均已达到，它体现了本发明所涉及的装置与方法。这个采用先进技术由大规模集成电路（LSI）实现的组件，设计得含有若干个兼容性电路，分别接到与现有计算机系统中将被替代的组件中不用的引腿相对应的引腿。每个兼容性电路与新型LSI组件中具有增强或不同功能的内部电路相联。当新型LSI组件插入现有的小型计算机系统时，这些兼容性电路禁止附加/变更功能（added/altered functionality）的实现。与此同时，这些电路控制组件中的其它部分，使它们的工作除了附加的功能以外其余均与被替代的组件一样，但由于采用新的技术，速度较高性能较强。当新型组件插入原来为其设计的系统时，有一个外接电路与兼容性电路相联，使组件具有所需的扩展功能，并以同样的高速度与高性能进行工作。此外，每个兼容性电路均与系统内部产生的时钟定时信号相联，这样就将不同功能级所需的备用引腿的数目减少到最小。
特别要提出，在所述的装置中，新型LSI微处理机组件在制造时采用了较先进的固态技术（新工艺）。这样，与以往的LSI微处理机相比，具有超高的速度，增强的功能，较低的功耗，以及较简单的制造工艺。此外，这种新组件所具有的扩展新功能反映在增强的编址能力方面。这反映在将附加的引腿分配给其它的地址码。附加的引腿相当于被替代的组件中不用的引腿。这样，新的组件对老的组件具有百分之百的硬件向下兼容性。也就是说，新的组件对老的组件具有引腿向后兼容性。
由于上述的引腿向后兼容性，本发明的组件能够用于两个不同系统（即新系统设计与现有系统设计），而且对这些系统的设计无需作任何更动。这样，库存管理与维护工作就大大简化。此外，在采用新的组件时也不需要对原有的系统进行改动。
被认为是本发明特点的这些新的性能、本发明所涉及的结构与方法，以及其它的目标与优点，通过以下的介绍并与附图一起考虑，就会有进一步的了解。但应当明确，每张附图都仅仅是为了示范与说明，本发明并非就只限于这些范围。
图1a与1b是用来说明本发明原理的组件图。
图2a、2c与图2b、2d分别用框图方式表示图1a与1b的微处理机组件。
图3a到3d表示图2a与2b的组件所处理的分段描述符格式。
图4示出了按本发明的原理设计的图2b所示组件的定时图。
图1a与1b以图的方式示出了集成在单片集成电路底片或芯片上的微处理机的输入输出引腿的分布。如图所示，每个组件有68条引腿，其中有几条与使用它们的小型计算机系统没有任何联接。在图1a与1b中，这些引腿标为备用腿。
组件10与12每个都有几条不能分用的引腿，例如引腿1、14、16、17、31与65。这些新腿，如图所示，用来接收电源电压、时钟信号、定时脉冲与总清信号。组件10与12中第二组引腿接到微处理机总线的地址与数据联接线。这一组包括只读存贮器ROS地址总线引腿40到51，以及地址/数据总线引腿6到29。这里还可以看到，LSI组件12的引腿3、2与68与地址联接线相联，而组件10的引腿3、2与68在它的系统中没有任何联接。
组件10与12的第三组引腿与监视/中断和存贮器管理部件（MMU）电路相联。这一组包括数据请求引腿32到36，主分支测试组引腿59到62，中断请求引腿04、67与66，控制输入引腿56到63，存贮器控制输入引腿30、37与36，此外，还有存贮器故障破坏输出引腿34。
应当注意的是，组件10中有几条引腿，例如引腿2、3与68在它的系统中没有用，而组件12中这几个引腿在它的系统中却与电路相联。组件12中的引腿2、3与68，每个都用来接受信号，以确定该组件用于哪一个系统（即它用于原有的系统或者新的小型计算机系统）正如这里所说明的，当组件12位于原有的系统时，引腿2、3与68也与组件10一样是不加联接的。但是，当组件12位于新系统时，引腿2、3或68中有一条与外加的参考输入信号相联，在组件的控制输入时间内它将动作。此外，这里还说明，在组件的系统输出时间内，引腿2、3与68联接成能提供附加的或扩展的功能层（levels）。
图2a、2c与图2b、2d示出了组件10与12的部分结构。微处理机组件10的结构，在功能上等同于1982年7月20日发布的美国专利4，340，933中叙述的中央处理机，该专利转让给这里指名的同一个受让人。简单地说，组件10包括存贮器管理部件MMU 10-2，存贮器控制电路10-4，以及中断处理电路10-6。从图2c可知，MMU10-2包括一个12位加法器10-20与检错电路10-24。MMU10的作用是利用格式如图3a所示的分段描述符将20位的存贮器虚拟（逻辑）地址转换为20位的物理地址。
这些描述符存放在31字×32位的寄存器RAM内，仔细地分析描述符可以得知，码位0是有效性检验位。当码位0为0（AO＝1）时，方框10-20中的“或”电路将不可用资源信号T15E置1，表示分段没有确定或者无效。包括码位1-3与22的部分必须均为0，否则MMU10-2就发出信号，指出分段没有确定。这就是说，检验是由方框10-24中的“或”电路来完成的，当码位A1、A2、A3或A22中任何一位为1时，使信号T15E变1。
码位4-15组成12位的分段基本地址，MMU10-20将它与虚拟或逻辑地址的8位组号（BIO-7）相加，两者之和送到组件10的地址数据总线。内部总线上的逻辑地址有20位，格式如下。
逻辑地址中的固定位移码加在送到组件引腿29-18上12位和的后面，组成20位的物理地址。当相加结果使加法器10-20产生进位输出（CY3）时，MMU10-2发出信号，指示要访问的分段已超过存贮器的物理容量。这个检验是由方框10-24中的“或”电路完成的，当信号CY3为1时，使信号T15E变1。
码位16-21是三个2位的环保护码组，由它确定存贮器的工作方式（即RR-读，RW-写，以及RE-执行）。由于这些码组与了解本发明无关，在这里不予讨论。
最后，码位23-31是表示分段描述符所涉及的存贮器分段长度的9位代码。MMU10-2将这个长度码与9位组号相比，以验证描述符中的长度码之值是等于还是大于逻辑地址的组号中代码的二进值。正如这里所述的那样，这种长度检验要查证逻辑地址的组号不超过分段描述符中指定的组数。当这个条件不符合时，将信号CMP置1。这个检验是通过方框10-24中的“或”电路当信号CMP为1时将信号T15E置1来实现的。这样就保证了正常的访问只限于存贮器所利用的空间。要进一步了解这种检验如何完成，可参阅1983年3月29日发布的美国专利4，378，591，它转让给这里指名的同一个受让人。
上面已讨论过，在完成这种地址转换过程中，MMU10-2进行上述几种检验并产生有关的出错信号，例如信号T15E指示存贮访问是否合理或有效。出错信号T15E存放在MMU10-2中某个控制触发器内（没有示出）。
由MMU10-2把这个控制触发器的输出作为有关的中断（trap）向量信号达到方框10-6中的中断处理电路。中断向量信号按1978年2月14日发布的美国专利4，074，353中所述的方式进行处理，该专利转让给这里指名的同一个受让人。此外，由MMU10-2产生的同样的出错信号T15E，送到方框10-4中的存贮器控制电路。这些电路随着向组件10的引腿34送一个输出信号MEMKIL，当MMU10-2检出非法访问时，这个信号用来阻止存放在系统存贮器中的信息不受破坏。
关于组件结构与构成的更详细的资料，可参阅Daniel A.Boudreau等人正在申请的专利，系列号为06/509，265，题目是“便于最佳可置换部件检测与诊断的存贮器结构”，在1983年6月29日提出。此外，还可参阅John DeFalco，Peter Heslin与Ronald SPringer写的“LSI-6，与16位小型计算机兼容的微处理机”，发表在1982年电子与电气工程师学会（IE EE）出版的1982年度定制集成电路会议会报。
微处理机组件12的结构，设计得比微处理机组件10具有某些扩展的新功能。从图2d可以看到，MMU12-2包括一个15位的加法器12-20与方框12-4中的检错电路。MMU12-2的功能是利用由图3a到3d所示的描述符，将20位虚拟存贮器地址分别转换为20位、21位、22位或23位的物理地址。
这种通过一位、二位或三位附加地址码来表现出来的新的（虚拟）转换能力，允许直接访问较大的分段存贮地址空间。也就是说，如图2d所示那样，MMU的加法器12-20将分段描述符号中12位、13位、14位或15位的基地址，与送到组件内部总线的逻辑地址中得到的9位组号相加。逻辑地址中固定的位移码，附在组件引腿29到18以及3、2或68上的12位、13位、14位或15位和的后面，形成20位、21位、22位或23位的物理地址。
从图2d可知，组件12包括：方框12-10中的若干个兼容性电路12-10A、12-10B与12-10C，方框12-4中的存贮器控制电路，以及方框12-6中的中断电路。方框12-10中的兼容性电路12-10A、12-10B与12-10C，每个分别接到引腿3、2与68。正象这里所说明的那样，它们使组件12中MMU12-2的其余电路，能够在两种系统中工作。也就是说，方框12-10中的电路12-10A、12-10B与12-10C产生合适的信号，控制方框12-24中的检错电路与加法器12-20，使它们能够在两种系统中工作。
应当注意，方框12-24中的检错电路是由方框10-24中的电路改进而得的。尽管如此，方框12-24中的“或”电路，实际上与方框10-24中的“或”电路具有同样的输入数。现在较详细地叙述一下理由：第13、14与15级（新功能级）用来发生为两种系统产生正确出错响应的信号。用于两种系统的信号是由方框12-10中兼容性电路12-10A、12-10B与12-10C产生的。
从图2d可知，地址码A3、A2与A1不再作为方框12-24中电路的输入（不再作为“必须为零”（MBZ）检验的一部分）。也就是说，如图所示，地址码A3、A2与A1作为输入，送到加法器12-20中最后增扩的各级。此外，方框12-24中的电路从这几级加法器获得进位输出信号CYOUT，而不是进位输出信号CY3。最后，方框12-24中的电路获得由最后几级加法器产生、相当于信号MM21、MM22与MM23的和数码，它将根据组件12参与工作的系统以及由方框12-10中的兼容电路12-10A、12-10B与12-10C所选定的各级功能而定。
更详细地说，每个兼容性电路12-10A、12-10B与12-10C，分别如图所示与各条引腿3、2与68相联。每个电路有一个透明锁存器（即12-102A、12-102B与12-102C）以及与电源+V相联的电阻（12-100A、12-100B与12-100C）。每个锁存器受A相与B相时钟信号的控制，由来自系统时钟（没有示出）的定时信号OA与OB打入信号。当A相与B相定时信号均为高（1）时，与其相联的引腿上的状态就打入锁存器。这就是说，锁存器E、F与G将分别记录引腿3、2与68是否变低的事实。
更详细地说，上述不用的引腿，经过来自系统14中外接驱动电路的数据地址总线输出信号DABSOx+Ex，只有一条变低。如图所示，这个驱动电路包括一个反相三态缓冲电路14-15，如德克萨斯公司生产的组件74S240。驱动电路的输入经一提升电阻10-10与电源+V相联。当A相时钟为高（即信号OA＝1）时，三态缓冲电路14-15被选通。
当引腿3与外接三态驱电路14相联时，表示数据地址总线输出E、选通E的信号DABSOE+EE加到引腿3。正如所述，这样就允许第13级加法器输出第21位MM21。同样，当引腿2与外接三态驱动电路14相联时，表示数据地址总线输出F、选通F的信号DABSOF+EF加到引腿2。这样就允许第13、14级加法器输出第21与22位，MM21与MM22。最后，当引腿68与外接三态驱动电路14相联时，表示数据地址总线输出G、选通G的信号DABSOG+EG加到引腿68。这样就允许第13、14与15级加法器输出第21、22与23位，MM21、MM22与MM23。
锁存器EL的二进位1输出端接到方框12-24中“与”门12-240的一个输入端。锁存器F接到“与”门12-240、12-242与12-244的输入端。锁存器G接到“与”门12-240、12-242、12-244、12-246与12-248的输入端，如图所示。
“与”门12-240、12-244与12-248分别从13、14与15级加法器的和输出端（E、F与G）获得输入。“与”门12-242与12-246分别从第13、14级加法器接收进位输出（COE、COF）。
每级加法器包括一个“异”门（即12-202、12-206、12-210）和“与”门（即12-204、12-208、12-212）。每级加法器的和输出（E、F、G），经过三态输出缓冲级（即12-200、12-201、12-203）接到与对应的透明锁存器相联的上述备用引腿2、3或68中的一条。当A相时钟为低值（即当信号OA＝1）时，三态电路选通，加法器的输出送到它的输出引腿。
更详细地说，当输入地址码（即A3、A2、A1）为二进位1且前级进位为二进位0时，每个“异”门（即12-202、12-206与加法器12-210）产生一个二进位1，作为扩展地址码（即MM21、MM22、MM23）。当输入地址码为二进位0且前级进位（即COD、COE、COF）为二进位1时，产生同样的输出。当输入地址码（即A3、A2、A1）与前级进位（即COD、COE、COF）两者均为二进位1时，每级加法器的“与”门（即12-204、12-208与12-212）产生一个二进位1的进位输出信号（即COE、COF、COG）。
上面已指出，扩展地址码信号（即E、F、G）与进位输出信号（即COE、COF、COG）送到方框12-24中的检错电路。应当指出，第15级加法器的进位输出信号COG，不经控制就送入这些电路（即直接联接）。除了已述的“与”门之外，检错电路还包括一个“或”门12-250。这个“或”门12-250保证当A0、A22与CMP中有一个变为二进位1时产生出错信号T15E。
对于本发明，图2d中的各种电路可假定由MOSFET电路组成如象提到的有关专利申请中所述的那样。例如，每个透明锁存器12-102A、12-102B与12-102C均由标准电路构成，包括一对串接的MOSFET反相器与MOSFET晶体管。输入信号送到由定时信号OA·OB（即时间T1）控制的第一个MOSFET晶体管。这个晶体管的输出送到第一个反相器的输入，第二个反相器的输出又通过受定时信号OA·OB（即时间T1）控制的第二个MOSFET晶体管反馈到第一个晶体管的输入。
有关这类MOSFET电路工作与结构的详细情况，可参阅Carver Mead与Lynn Conway写的“VLSI系统引论”一书，该书于1980年由Addison-Wesley出版公司出版。
此外，组件12是采用比组件10更先进的工艺制成的，即组件12的开发采用了一种新工艺，利用较小的几何尺寸获得较高的电路速度与增强的功能。更重要的是，较小的几何尺寸可获得较高的产量，从而降低了制造组件12的成本。
下面是有关工作原理的说明。
参阅图2d、3a到3d，本发明的方法与工作是理根据图4来说明。
首先，假定组件12已装入按原来设计采用组件10的现有系统（以下称为老系统）。在这种情况下，图2d中组件12的引腿2、3与68的不联接。因此，加到方框12-10A、12-10B与12-10C中兼容性电路锁存器E、F与G的信号，接过于表示二进位1的电压V。因此，信号T15E的状态将随着第13、14与15级加法器的和（即MM21、MM22、MM23）而变化，这个和相当于分段描述符中的3（A3）、2（A2）、1（A1）位与12、13、14、15级加法器的进位输出（CY3/COD）、（COE）、（COF）、（COG）之和。
在没有介绍各种扩展功能之前，先参阅图4的定时图。此图示出了组件12采用的内部定时关系。组件12采用由A相与B相组成的双相时钟信号，信号OA与OB的关系如图所示。信号OA与OB的关系决定了组件中129条联接线的作用，它们分布在59条输入输出引腿之间，特别是A相信号OA被组件12以及装入组件12的系统用来反馈转输入输出驱动器的方向。当A相信号OA为二进位1时，ROS数据线与选择线就作为组件12的输入。当A相信号OA为二进位0时，所有其它的共有信号，或者成为组件12的输入，或者输出。B相信号OB用来锁存由A相信号OA打入的信号。当B相信号OB变为二进位0时，ROS数据与选择信号均锁存在组件12内部。当B相信号OB变为二进位1时，所有其它的共有信号均被锁存在内部。
从图4可知，A、B相信号OA与OB分为T1～T4四段时间。T1是A、B相信号OA与OB均为高（即OA·OB＝1）的时间段。在时间T1内，固件控制字被送到组件12。它确定以后要发出的周期。T2是A相为高、B相为低（即OA·OB＝1）的时间段。在这段时间内，MMU的MOSFET电路予先充电，同时建立将要送到内部总线去读取正确分段描述的逻辑地址。
T3是A、B两相均为低（即OA·OB＝1的时间段。在这段时间的开始，MMU进行加法。T4是A相为低、B相为高（即OA·OB＝1）的时间段。在这段时间内，可将主存贮器的新物理地址，即MMU的输出，锁存到外部寄存器。
根据上述时间关系，确定T1的信号OA与OB被送到每个透明锁存器12-102A、12-102B与12-102C。这就可以在固件控制字送入组件12的同时对相应引腿的状态进行抽样。当A相变高时（即信号OA＝1）时，外接驱动电路14-15动作，将输出信号DABSOx+Ex拉低，或变为二进位0。如果将它联上，这就使信号DABSOE+EE、DABSOF+EF或DABSOG+EG中的一个变低。当A相为低（即信号OA＝1）时，第13、14与15级加法器的输出分别送到引腿3、2与68。
现在，将本发明中有关几种扩展功能的工作原理作较详细的说明。在第一种情况下，假定将组件12联成具有第一种功能，即将MMU的编址功能加以扩展，或者扩展一位地址，所以它现在有了21位地址码如图3b所示。在这种情况下，外接驱动电路14-15与组件12的引腿3相联，将信号DABSOE+EE加到该引腿。剩下的备用引腿2与68不联接。
根据本发明，现在对引腿3将进行分时操作。在由A相为高（即OA＝1所确定的非系统时间内，外接驱动电路14-15选通，将引腿3驱动到预定状态（即低有效），将它当作一个控制位或任选位。在这种情况下，它可当作一种特殊的选择位。当信号DABSOE+EE变为低有效时，二进位0信号在T1时间内被锁入锁存器12-102A。与此同时，二进位1被锁入锁存器12-102B与12-102C，因为没有任何东西与引腿2和68相联，即电压+V被加到两个锁存器的输入端。
在由A相为低（即OA＝1）所确定的系统时间内，检查全部地址条件。此时，锁存器E的输出EL为低（即二进位0），而锁存器F与G的输出FL与GL为高（即二进位1）。这样，第13级加法器就可以产生地址码21（即信号MM21）而不产生出错条件。也就是说，信号EL为二进位0状态时禁止“与”门12-240使出错信号T15E变为二进位1。产生的地址信号MM21在系统时间内通过三态缓冲电路12-200加到引腿3。
但是，如果13级加法器产生进位输出，这将产生中断（trap）出错条件。也就是说，由于锁存器12-102B与12-102C两者均为二进位1，当第13级加法器使进位输出信号COE为二进位1时，“与”门12-242使出错信号T15E变为二进位1。这表示已超出地址范围。从图2d可见，此条件使方框12-4中的存贮器控制电路将信号ME MKILL变为二进位1。曾经指出，加到引腿34上的这个信号，用来阻止系统完成一次存贮器访问操作（读或写）。
此外，还必指出，第14、15级加法器产生地址码22或23（即信号MM21、MM22）时，也产生出错信号。也就是说，当地址码22（MM22）变为二进位1时，“与”门12-244受锁存器输出信号FL与GL的二进位1状态的控制，使出错信号T15E变为二进位1。同样，当地址码23（MM23）为二进位1时，“与”门12-248受锁存器输出信号GL的二进位1状态的控制，使出错信号T15E变为二进位1。此外，第14级或15级加法器产生进位输出也产生出错信号。也就是说，当进位输出信号COF为二进位1时，“与”门12-246使出错信号T15E变为二进位1。同样，当第15级加法器使进位输出信号COG变为二进位1时，这个不受控的信号使出错信号T15E变为二进位1。
第二种情况里，假定组件12联接成具有第二种扩展功能，增强了MMU的编址能力，扩展了两位地址码，因此此时它具有22位地址码，如图3c所示。在这种情况下，外接驱动电路14-15接到组件12的引腿2，将信号DABSOF+EF送到该引腿。引腿3与68仍然与外接驱动电路14-15不相联。
根据本发明，现在将对引腿2与3进行分时操作。与前述一样，外接驱动电路14-15选通时使引腿2变低。当信号DABSOF+EF变低时，在时间T1内将二进位0信号锁入锁存器12-102B同样，二进位1被锁入锁存器12-102A与12-102C，因为当A相为高的时间内，没有任何东西与引腿3与68相联。
同样，在系统时间内也检查全部地址条件。在这个时候，锁存器F的输出FL为低（即二进位0），而锁存器E与G的输出EL与GL则为高（即二进位1）。当第13级加法器产生地址码21输出时，锁存器F的二进位0输出禁止“与”门12-240产生出错信号。当第13级加法器产生进位输出信号COE时情况也如此。也就是说，当锁存器为二进位0时禁止“与”门12-242产生出错信号。此外，当第14级加法器产生地址码22输出时，锁存器的二进位0禁止“与”门12-244产生出错信号。产生的地址码信号MM21与MM22，在系统时间内分别通过三态缓冲电路12-200与12-201加到引腿3与2。
然后，如果第14级加法器产生进位输出信号COF，代表第23位地址码，则“与”门12-246受锁存器G的二进位1输出的控制，使中断出错信号T15E变为二进位1。此外，输出地址码23，或者代表第24位地址码的第15级加法器的进位输出信号COG，都产生出错信号。也就是说，当地址码23为二进位1时，“与”门12-248被锁存器G的二进位1输出选通，产生中断出错信号。当进位输出信号为二进位1时，直接导致产生中断出错信号T15E。
在第三种情况里，假定将组件12联接成具有第三种扩展功能，增强了MMU的编址能力，扩展了三位地址码，因此现在它有23位地址码，如图3d所示。在这种情况下，外接驱动电路14-15接到组件12的引腿68，将信号DABSOG+EG加到该引腿。其它备用引腿3与2仍然与外接驱动电路14-15不相联。
根据本发明，现在将对引腿3、2与68进行分时操作。在非系统时间内，此时A相为高，外接驱动电路14-15使引腿68变低。当信号DABSOG+EG变低时，在T1时间内将二进位0信号锁入锁存器12-102C。同时，二进位1被锁入锁存器12-102A与12-102B，因为在A相为高的时间内，没有任何东西与引腿3和2相联。
在由A相为低所确定的系统时间内，检查全部地址条件。从图2d可知，锁存器G的二进位0禁止了“与”门12-240、12-242、12-246与12-248。也就是说，当地址码21、22或23中有一个为1，或者第13级或第14级加法器有进位输出时，它禁止产生出错信号。然而，第15级加法器的进位输出允许产生出错信号。同样，在系统时间（即OA＝1）由产生的地址码信号MM21、MM22与MM23分别送到引腿3、2与68。
从上面可以了解到怎样来取一系列步骤来扩展组件12的功能，这些步骤只需用极少数上述的备用引腿。将引腿数目减少到最小是这样达到的：将某个引腿与装有组件12的系统中外部电路相联，以选定扩展功能的种类，并根据这些功能对不同数目的备用腿进行分时。
此外，同一组件对老系统是向后兼容的，老系统对不用的引腿不加联接。也就是说，本系统使组件12至少能工作于两个具有不同功能的系统。此发明使得有可能将以低成本、新工艺开发成功的组件用于较老的系统，而无需对这些系统作任何更动。这样，此发明允许一些较老的系统以相应的速度与较低的费用使用较新的组件，而不改变系统的功能与操作。
显然，对于一些本领域的技术人员而言，可以在不偏离本发明基本思想的前提下，对所述的装置进行变动。此外，虽然所述装置说明了三种不同的功能，但这些功能并不只局限于某一特定数目的备用引腿。另外，此发明还不只局限于某类处理机组件的结构、功能或工艺。