一种基于硬件实现的高速数据采集卡.pdf

摘要
申请专利号：	CN201110273364.3	申请日：	2011.09.15
公开号：	CN102339324A	公开日：	2012.02.01
当前法律状态：	驳回	有效性：	无权
法律详情：	发明专利申请公布后的驳回IPC(主分类):G06F 17/40申请公布日:20120201\|\|\|实质审查的生效IPC(主分类):G06F 17/40申请日:20110915\|\|\|公开
IPC分类号：	G06F17/40	主分类号：	G06F17/40
申请人：	中国电力科学研究院; 袁海文
发明人：	刘元庆; 杨庆华; 刘颖异; 袁海文; 陆家榆; 崔勇
地址：	100192 北京市海淀区清河小营东路15号
优先权：
专利代理机构：	北京纪凯知识产权代理有限公司 11245	代理人：	徐宁;关畅
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内容摘要

本发明涉及一种基于硬件实现的高速数据采集卡，它包括信号调理电路，信号调理电路由数字增益放大器和单端转差分转换器组成，其将输入信号依次经数字增益放大器和单端转差分转换器后输入模数转换电路；模数转换电路在采样时钟信号控制下对输入信号采集，将输入信号转换为数字信号后输入FPGA数据处理器；FPGA数据处理器将接收到的数字信号进行数据缓冲，并将数字信号数据存储到由FPGA数据处理器控制的高速动态存储器中，通过以FPGA数据处理器为核心的片上嵌入式系统与ARM控制模块协同工作将数据转移到PC机上；电源包括模拟电源网络和数字电源网络，其供电方式通过外部供电获取。本发明能实现高达500MHz的模数取样及实时存储功能。本发明能广泛应用于高速信号数据采集领域。

权利要求书

1：一种基于硬件实现的高速数据采集卡，其特征在于：它包括信号调理电路、模数转换电路、 FPGA 数据处理器、 ARM 控制模块和电源；所述信号调理电路由数字增益放大器和单端转差分转换器组成，所述信号调理电路将输入信号依次经所述数字增益放大器和单端转差分转换器转换为差分信号后输入所述模数转换电路，所述数字增益放大器由所述模数转换电路控制其工作；所述模数转换电路在外部时钟信号和所述 FPGA 数据处理器发送的采样时钟输入信号控制下对输入信号进行采集，并将采集到的输入信号转换为数字信号后输入所述 FPGA 数据处理器；所述 FPGA 数据处理器将接收到的数字信号进行数据缓冲，并将数字信号数据存储到由所述 FPGA 数据处理器控制的高速动态存储器中，通过以所述 FPGA 数据处理器为核心的片上嵌入式系统与所述 ARM 控制模块协同工作将数据转移到 PC 机上；所述电源包括模拟电源网络和数字电源网络，其供电方式通过外部供电获取。
2：如权利要求 1 所述的一种基于硬件实现的高速数据采集卡，其特征在于：所述模数转换电路的外部时钟信号采用由外部提供的标准精密时钟信号。
3：如权利要求 1 所述的一种基于硬件实现的高速数据采集卡，其特征在于：所述模数转换电路的外部时钟信号采用由高精度晶振和锁相环转换器构成的时钟信号产生电路产生。
4：如权利要求 3 所述的一种基于硬件实现的高速数据采集卡，其特征在于：所述高精度晶振采用 50M 精密晶振，所述锁相环转换器采用型号为 SY89421V 的芯片。
5：如权利要求 1 或 2 或 3 或 4 所述的一种基于硬件实现的高速数据采集卡，其特征在于：所述 FPGA 数据处理器包括一缓冲模块、一串并转换模块、一 SDRAM 控制器、一 FIFO 读写控制器、两 FIFO 模块、一 SPI 协议控制器和一时钟发生器；所述 FPGA 数据处理器接收到的数字信号依次经缓冲模块和串并转换模块缓冲转换后，在所述 SDRAM 控制器和 FIFO 读写控制器控制下，经一个所述 FIFO 模块将数据读入所述高速动态存储器；在所述 FIFO 读写控制器控制下，所述 FPGA 数据处理器内的数据由另一个所述 FIFO 模块读出，并根据所述 SPI 协议控制器的控制指令，与所述 ARM 控制模块协同工作将数据转移到 PC 机上；所述 FIFO 读写控制器和 SPI 协议控制器均由所述时钟发生器触发。
6：如权利要求 5 所述的一种基于硬件实现的高速数据采集卡，其特征在于：所述缓冲模块由四片 32MB 的 SDR SDRAM 存储器构成的乒乓存储结构。
7：如权利要求 1 或 2 或 3 或 4 或 6 所述的一种基于硬件实现的高速数据采集卡，其特征在于：所述数字增益放大器采用型号为 AD8370 的芯片；所述单端转差分转换器采用型号为 AD8132 的芯片；所述模数转换电路采用 NS 公司的 8bit 模数转换器 ADC08D1000。
8：如权利要求 5 所述的一种基于硬件实现的高速数据采集卡，其特征在于：所述数字增益放大器采用型号为 AD8370 的芯片；所述单端转差分转换器采用型号为 AD8132 的芯片；所述模数转换电路采用 NS 公司的 8bit 模数转换器 ADC08D1000。
9：如权利要求 1 或 2 或 3 或 4 或 6 或 8 所述的一种基于硬件实现的高速数据采集卡，其特征在于：所述 FPGA 数据处理器采用 Altera 公司的 cycloneIIEP2C35F484。
10：如权利要求 5 所述的一种基于硬件实现的高速数据采集卡，其特征在于：所述 FPGA 数据处理器采用 Altera 公司的 cycloneII EP2C35F484。

说明书

一种基于硬件实现的高速数据采集卡
    技术领域本发明涉及一种数据采集卡，特别是关于一种用于电力系统高速信号数据采集领域中的基于硬件实现的高速数据采集卡。
     背景技术目前，超高速数据采集板卡主要应用于超高速信号采集的场合、 SAR( 合成孔径雷达 ) 信号回波采集、雷达信号侦察接收、储频干扰、软件无线电等需要超宽带。在 GSPS 的数据采集速率下， I/Q 通道同步、各种触发方式、数据的实时存储、采集数据的预处理以及传输、时钟网络分布都变得非常难于实现。现有的数据采集板卡，采样率大多在 250MSPS 以下，带宽则在几十 MHz 左右，这些采集板卡不能应付现在百 MHz 甚至 GHz 的宽带信号。而少数能工作在 GSPS 的采集板卡，多数将 ADC 采集 ( 模数采集 ) 的数据直接或分流输入 FPGA( 可编程门阵列 ) 或者 ASIC 芯片，用 FPGA 或者专用芯片来完成采集的控制，用 FPGA 外挂 DRAM( 动态随机存取存储器 ) 实现采集数据的存储。这些结构都存在工作方式单一的问题，要么只能缓存少数数据，要么对外传输接口速率很慢，或者只有一种，触发方式只有一种。
     现有技术中，普遍采用 PCI 总线技术，它具有传输速率高和 PC 机联系方便等特点；也有使用 DSP 作 CPU 的采集系统，相对于 PCI 技术的采集系统， DSP 数据采集系统具有总线带宽高，算法实现容易等优点。当然也有很多使用 FPGA 作为控制器的，但是目前多数仅把 FPGA 作为地址控制或简单逻辑控制，做实时处理的还没有。国内的采集系统使用的 A/D 芯片的频率通常在 60M 以下，分辨率也多在 8 位，很少有 12 位的；即使用于局部放电的监测设备其数据采集频率也只能够达到 20 兆左右，这种采集卡适合于一般或者中等速度的应用场合，对于局部放电和电晕电流测量等仪器由于速度的原因会造成定位精度差，不适合作为实时检测用。
     发明内容针对上述问题，本发明的目的是提供一种能实现对特高压电网数据进行无缝控制，实现对高达 500MHz 的模数取样并能实时存储的基于硬件实现的高速数据采集卡。
     为实现上述目的，本发明采取以下技术方案：一种基于硬件实现的高速数据采集卡，其特征在于：它包括信号调理电路、模数转换电路、 FPGA 数据处理器、 ARM 控制模块和电源；所述信号调理电路由数字增益放大器和单端转差分转换器组成，所述信号调理电路将输入信号依次经所述数字增益放大器和单端转差分转换器转换为差分信号后输入所述模数转换电路，所述数字增益放大器由所述模数转换电路控制其工作；所述模数转换电路在外部时钟信号和所述 FPGA 数据处理器发送的采样时钟输入信号控制下对输入信号进行采集，并将采集到的输入信号转换为数字信号后输入所述 FPGA 数据处理器；所述 FPGA 数据处理器将接收到的数字信号进行数据缓冲，并将数字信号数据存储到由所述 FPGA 数据处理通过以所述 FPGA 数据处理器为核心的片上嵌入式系统与所器控制的高速动态存储器中，
     述 ARM 控制模块协同工作将数据转移到 PC 机上；所述电源包括模拟电源网络和数字电源网络，其供电方式通过外部供电获取。
     所述模数转换电路的外部时钟信号采用由外部提供的标准精密时钟信号。
     所述模数转换电路的外部时钟信号采用由高精度晶振和锁相环转换器构成的时钟信号产生电路产生。
     所述高精度晶振采用 50M 精密晶振，所述锁相环转换器采用型号为 SY89421V 的芯片。
     所述 FPGA 数据处理器包括一缓冲模块、一串并转换模块、一 SDRAM 控制器、一 FIFO 读写控制器、两 FIFO 模块、一 SPI 协议控制器和一时钟发生器；所述 FPGA 数据处理器接收到的数字信号依次经缓冲模块和串并转换模块缓冲转换后，在所述 SDRAM 控制器和 FIFO 读写控制器控制下，经一个所述 FIFO 模块将数据读入所述高速动态存储器；在所述 FIFO 读写控制器控制下，所述 FPGA 数据处理器内的数据由另一个所述 FIFO 模块读出，并根据所述 SPI 协议控制器的控制指令，与所述 ARM 控制模块协同工作将数据转移到 PC 机上；所述 FIFO 读写控制器和 SPI 协议控制器均由所述时钟发生器触发。
     所述缓冲模块由四片 32MB 的 SDR SDRAM 存储器构成的乒乓存储结构。所述数字增益放大器采用型号为 AD8370 的芯片；所述单端转差分转换器采用型号为 AD8132 的芯片；所述模数转换电路采用 NS 公司的 8bit 模数转换器 ADC08D1000。
     所述 FPGA 数据处理器采用 Altera 公司的 cycloneII EP2C35F484。
     本发明由于采取以上技术方案，其具有以下优点： 1、本发明由于采用由信号调理电路、 ADC 转换电路、 FPGA 数据处理器和 ARM 控制模块组成，采集的数据依次由信号调理电路和 ADC 转换电路输入 FPGA 数据处理器， FPGA 数据处理器内采用两级 FIFO 模块， FIFO 模块由 FIFO 读写控制器来控制其读写操作，因此实现了 FPGA 数据处理器对特高压电网数据进行无缝控制，实现了高达 500MHz 的模数取样，实时存储功能。2、本发明是基于 FPGA 数据处理器的高速 ADC 数据采集卡，有效的弥补了市场上对特定数据采集装置的需求，具有很好的应用价值和市场价值。 3、本发明在特高压环境下，对于特定参数的数据采集精度较高、数据转换速度快，抗干扰能力强。4、本发明解决了 GHz 采样率下时钟控制、增益控制、触发控制等问题，数据存储问题和数据传输问题。本发明可以广泛应用于高速信号数据采集领域中。
     附图说明
     图 1 是本发明的整体结构示意图；
     图 2 是本发明的 FPGA 数据处理器结构示意图。具体实施方式
     下面结合附图和实施例对本发明进行详细的描述。
     如图 1、图 2 所示，本发明包括信号调理电路 1、 ADC 转换电路 ( 模数转换电路 )2、 FPGA( 可编程门阵列 ) 数据处理器 3、 ARM 控制模块 4 和电源 5。
     信号调理电路 1 由数字增益放大器 6 和单端转差分转换器 7 组成，信号调理电路 1 接收到测试启动信号 TRIG 后，将输入信号依次经数字增益放大器 6 和单端转差分转换器 7转换为差分信号后输入 ADC 转换电路 2 内。其中，数字增益放大器 6 由 ADC 转换电路 2 控制其工作。
     ADC 转换电路 2 在外部时钟信号和 FPGA 数据处理器 3 发送的采样时钟输入信号控制下对输入信号进行采集，并将采集到的输入信号转换为数字信号后输入 FPGA 数据处理器 3 内。为保持采样精度和 500Mhz 的高速采样率， ADC 转换电路 2 的外部时钟信号可以通过 SMA 接口由外部提供标准精密时钟信号，也可以通过由高精度晶振 8 和 PLL( 锁相环 ) 转换器 9 构成的时钟信号产生电路产生时钟信号。
     其中，本发明的高精度晶振 8 采用 50M 精密晶振， PLL 转换器 9 采用型号为 SY89421V 的芯片。
     FPGA 数据处理器 3 将接收到的数字信号进行数据缓冲，然后将数字信号数据存储到由 FPGA 数据处理器 3 控制的大容量存储器 SDRAM( 高速动态存储器 )10 中，并通过构建以 FPGA 数据处理器 3 为核心的片上嵌入式系统与 ARM 控制模块 4 协同工作将数据转移到 PC 机上。
     电源 5 包括模拟电源网络和数字电源网络，其供电方式主要通过外部供电获取。由于本发明的数据采集卡内部需要 1.8V， 3.3V， +5V， -5V， +12V， -12V 等电压，所以数据采集卡内部采用六个 TI 公司的电源模块，来产生所需电压。
     上述实施例中，数字增益放大器 6 采用型号为 AD8370 的芯片；单端转差分转换器 7 采用型号为 AD8132 的芯片； ADC 转换电路 2 采用 NS 公司推出的双通道、低功耗、高速 8bit A/D 转换器 ADC08D1000。
     上述各实施例中， FPGA 数据处理器 3 包括一缓冲模块 11、一串并转换模块 12、一 SDRAM 控制器 13、一 FIFO 读写控制器 14、两 FIFO( 先入先出 ) 模块 15、一 SPI 协议控制器 16 和一时钟发生器 17。FPGA 数据处理器 3 接收到的数字信号依次经缓冲模块 11 和串并转换模块 12 缓冲转换后，在 SDRAM 控制器 13 和 FIFO 读写控制器 14 控制下，经一个 FIFO 模块 15 将数据读入大容量存储器 SDRAM 中。在 FIFO 读写控制器 14 控制下， FPGA 数据处理器 3 内的数据由另一个 FIFO 模块 15 读出，并根据 SPI 协议控制器 16 的控制指令，通过数据总线与 ARM 控制模块 4 协同工作将数据转移到 PC 机上。FIFO 读写控制器 14 和 SPI 协议控制器 16 均由时钟发生器 17 触发。
     其中，缓冲模块 11 用于缓存 ADC 转换电路 2 输出的数字信号数据，缓冲模块 11 由四片 32MB 的 SDR SDRAM 存储器构成的乒乓存储结构。FPGA 数据处理器 3 内部的 SDRAM 控制器 13 负责对大容量存储器 SDRAM 的读写操作，将数字信号数据暂存于缓冲模块 11 ；缓冲模块 11 内乒乓存储结构单片存储器的数据存满后，触发以 FPGA 数据处理器 3 为核心的片上嵌入式系统控制器将缓冲模块 11 内的数据转移到由 FPGA 数据处理器 3 控制的大容量存储器 SDRAM 中。
     上述各实施例中， FPGA 数据处理器 3 采用 Altera 公司的 cycloneII EP2C35F484。
     上述各实施例中，两个 FIFO 模块 15 的通道由 FPGA 数据处理器 3 内部产生，每个 FIFO 模块 15 的最大深度为 128k*8bit。每个 FIFO 模块 15 的数据宽度是 8 位，各 FIFO 模块 15 的工作时钟为 100Mhz，可以正常接收数据。
     上述各实施例仅用于说明本发明，各部件的结构和连接方式都是可以有所变化的，在本发明技术方案的基础上，凡根据本发明原理对个别部件的连接和结构进行的改进和等同变换，均不应排除在本发明的保护范围之外。

资源描述

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1、10申请公布号CN102339324A43申请公布日20120201CN102339324ACN102339324A21申请号201110273364322申请日20110915G06F17/4020060171申请人中国电力科学研究院地址100192北京市海淀区清河小营东路15号申请人袁海文72发明人刘元庆杨庆华刘颖异袁海文陆家榆崔勇74专利代理机构北京纪凯知识产权代理有限公司11245代理人徐宁关畅54发明名称一种基于硬件实现的高速数据采集卡57摘要本发明涉及一种基于硬件实现的高速数据采集卡，它包括信号调理电路，信号调理电路由数字增益放大器和单端转差分转换器组成，其将输入信号依次经数字增益。

2、放大器和单端转差分转换器后输入模数转换电路；模数转换电路在采样时钟信号控制下对输入信号采集，将输入信号转换为数字信号后输入FPGA数据处理器；FPGA数据处理器将接收到的数字信号进行数据缓冲，并将数字信号数据存储到由FPGA数据处理器控制的高速动态存储器中，通过以FPGA数据处理器为核心的片上嵌入式系统与ARM控制模块协同工作将数据转移到PC机上；电源包括模拟电源网络和数字电源网络，其供电方式通过外部供电获取。本发明能实现高达500MHZ的模数取样及实时存储功能。本发明能广泛应用于高速信号数据采集领域。51INTCL19中华人民共和国国家知识产权局12发明专利申请权利要求书1页说明书4页附图1。

3、页CN102339337A1/1页21一种基于硬件实现的高速数据采集卡，其特征在于它包括信号调理电路、模数转换电路、FPGA数据处理器、ARM控制模块和电源；所述信号调理电路由数字增益放大器和单端转差分转换器组成，所述信号调理电路将输入信号依次经所述数字增益放大器和单端转差分转换器转换为差分信号后输入所述模数转换电路，所述数字增益放大器由所述模数转换电路控制其工作；所述模数转换电路在外部时钟信号和所述FPGA数据处理器发送的采样时钟输入信号控制下对输入信号进行采集，并将采集到的输入信号转换为数字信号后输入所述FPGA数据处理器；所述FPGA数据处理器将接收到的数字信号进行数据缓冲，并将数字信号。

4、数据存储到由所述FPGA数据处理器控制的高速动态存储器中，通过以所述FPGA数据处理器为核心的片上嵌入式系统与所述ARM控制模块协同工作将数据转移到PC机上；所述电源包括模拟电源网络和数字电源网络，其供电方式通过外部供电获取。2如权利要求1所述的一种基于硬件实现的高速数据采集卡，其特征在于所述模数转换电路的外部时钟信号采用由外部提供的标准精密时钟信号。3如权利要求1所述的一种基于硬件实现的高速数据采集卡，其特征在于所述模数转换电路的外部时钟信号采用由高精度晶振和锁相环转换器构成的时钟信号产生电路产生。4如权利要求3所述的一种基于硬件实现的高速数据采集卡，其特征在于所述高精度晶振采用50M精密晶。

5、振，所述锁相环转换器采用型号为SY89421V的芯片。5如权利要求1或2或3或4所述的一种基于硬件实现的高速数据采集卡，其特征在于所述FPGA数据处理器包括一缓冲模块、一串并转换模块、一SDRAM控制器、一FIFO读写控制器、两FIFO模块、一SPI协议控制器和一时钟发生器；所述FPGA数据处理器接收到的数字信号依次经缓冲模块和串并转换模块缓冲转换后，在所述SDRAM控制器和FIFO读写控制器控制下，经一个所述FIFO模块将数据读入所述高速动态存储器；在所述FIFO读写控制器控制下，所述FPGA数据处理器内的数据由另一个所述FIFO模块读出，并根据所述SPI协议控制器的控制指令，与所述ARM控。

6、制模块协同工作将数据转移到PC机上；所述FIFO读写控制器和SPI协议控制器均由所述时钟发生器触发。6如权利要求5所述的一种基于硬件实现的高速数据采集卡，其特征在于所述缓冲模块由四片32MB的SDRSDRAM存储器构成的乒乓存储结构。7如权利要求1或2或3或4或6所述的一种基于硬件实现的高速数据采集卡，其特征在于所述数字增益放大器采用型号为AD8370的芯片；所述单端转差分转换器采用型号为AD8132的芯片；所述模数转换电路采用NS公司的8BIT模数转换器ADC08D1000。8如权利要求5所述的一种基于硬件实现的高速数据采集卡，其特征在于所述数字增益放大器采用型号为AD8370的芯片；所述单。

7、端转差分转换器采用型号为AD8132的芯片；所述模数转换电路采用NS公司的8BIT模数转换器ADC08D1000。9如权利要求1或2或3或4或6或8所述的一种基于硬件实现的高速数据采集卡，其特征在于所述FPGA数据处理器采用ALTERA公司的CYCLONEIIEP2C35F484。10如权利要求5所述的一种基于硬件实现的高速数据采集卡，其特征在于所述FPGA数据处理器采用ALTERA公司的CYCLONEIIEP2C35F484。权利要求书CN102339324ACN102339337A1/4页3一种基于硬件实现的高速数据采集卡技术领域0001本发明涉及一种数据采集卡，特别是关于一种用于电力系统。

8、高速信号数据采集领域中的基于硬件实现的高速数据采集卡。背景技术0002目前，超高速数据采集板卡主要应用于超高速信号采集的场合、SAR合成孔径雷达信号回波采集、雷达信号侦察接收、储频干扰、软件无线电等需要超宽带。在GSPS的数据采集速率下，I/Q通道同步、各种触发方式、数据的实时存储、采集数据的预处理以及传输、时钟网络分布都变得非常难于实现。现有的数据采集板卡，采样率大多在250MSPS以下，带宽则在几十MHZ左右，这些采集板卡不能应付现在百MHZ甚至GHZ的宽带信号。而少数能工作在GSPS的采集板卡，多数将ADC采集模数采集的数据直接或分流输入FPGA可编程门阵列或者ASIC芯片，用FPGA或。

9、者专用芯片来完成采集的控制，用FPGA外挂DRAM动态随机存取存储器实现采集数据的存储。这些结构都存在工作方式单一的问题，要么只能缓存少数数据，要么对外传输接口速率很慢，或者只有一种，触发方式只有一种。0003现有技术中，普遍采用PCI总线技术，它具有传输速率高和PC机联系方便等特点；也有使用DSP作CPU的采集系统，相对于PCI技术的采集系统，DSP数据采集系统具有总线带宽高，算法实现容易等优点。当然也有很多使用FPGA作为控制器的，但是目前多数仅把FPGA作为地址控制或简单逻辑控制，做实时处理的还没有。国内的采集系统使用的A/D芯片的频率通常在60M以下，分辨率也多在8位，很少有12位的；。

10、即使用于局部放电的监测设备其数据采集频率也只能够达到20兆左右，这种采集卡适合于一般或者中等速度的应用场合，对于局部放电和电晕电流测量等仪器由于速度的原因会造成定位精度差，不适合作为实时检测用。发明内容0004针对上述问题，本发明的目的是提供一种能实现对特高压电网数据进行无缝控制，实现对高达500MHZ的模数取样并能实时存储的基于硬件实现的高速数据采集卡。0005为实现上述目的，本发明采取以下技术方案一种基于硬件实现的高速数据采集卡，其特征在于它包括信号调理电路、模数转换电路、FPGA数据处理器、ARM控制模块和电源；所述信号调理电路由数字增益放大器和单端转差分转换器组成，所述信号调理电路将输。

11、入信号依次经所述数字增益放大器和单端转差分转换器转换为差分信号后输入所述模数转换电路，所述数字增益放大器由所述模数转换电路控制其工作；所述模数转换电路在外部时钟信号和所述FPGA数据处理器发送的采样时钟输入信号控制下对输入信号进行采集，并将采集到的输入信号转换为数字信号后输入所述FPGA数据处理器；所述FPGA数据处理器将接收到的数字信号进行数据缓冲，并将数字信号数据存储到由所述FPGA数据处理器控制的高速动态存储器中，通过以所述FPGA数据处理器为核心的片上嵌入式系统与所说明书CN102339324ACN102339337A2/4页4述ARM控制模块协同工作将数据转移到PC机上；所述电源包括。

12、模拟电源网络和数字电源网络，其供电方式通过外部供电获取。0006所述模数转换电路的外部时钟信号采用由外部提供的标准精密时钟信号。0007所述模数转换电路的外部时钟信号采用由高精度晶振和锁相环转换器构成的时钟信号产生电路产生。0008所述高精度晶振采用50M精密晶振，所述锁相环转换器采用型号为SY89421V的芯片。0009所述FPGA数据处理器包括一缓冲模块、一串并转换模块、一SDRAM控制器、一FIFO读写控制器、两FIFO模块、一SPI协议控制器和一时钟发生器；所述FPGA数据处理器接收到的数字信号依次经缓冲模块和串并转换模块缓冲转换后，在所述SDRAM控制器和FIFO读写控制器控制下，经。

13、一个所述FIFO模块将数据读入所述高速动态存储器；在所述FIFO读写控制器控制下，所述FPGA数据处理器内的数据由另一个所述FIFO模块读出，并根据所述SPI协议控制器的控制指令，与所述ARM控制模块协同工作将数据转移到PC机上；所述FIFO读写控制器和SPI协议控制器均由所述时钟发生器触发。0010所述缓冲模块由四片32MB的SDRSDRAM存储器构成的乒乓存储结构。0011所述数字增益放大器采用型号为AD8370的芯片；所述单端转差分转换器采用型号为AD8132的芯片；所述模数转换电路采用NS公司的8BIT模数转换器ADC08D1000。0012所述FPGA数据处理器采用ALTERA公司的。

14、CYCLONEIIEP2C35F484。0013本发明由于采取以上技术方案，其具有以下优点1、本发明由于采用由信号调理电路、ADC转换电路、FPGA数据处理器和ARM控制模块组成，采集的数据依次由信号调理电路和ADC转换电路输入FPGA数据处理器，FPGA数据处理器内采用两级FIFO模块，FIFO模块由FIFO读写控制器来控制其读写操作，因此实现了FPGA数据处理器对特高压电网数据进行无缝控制，实现了高达500MHZ的模数取样，实时存储功能。2、本发明是基于FPGA数据处理器的高速ADC数据采集卡，有效的弥补了市场上对特定数据采集装置的需求，具有很好的应用价值和市场价值。3、本发明在特高压环境。

15、下，对于特定参数的数据采集精度较高、数据转换速度快，抗干扰能力强。4、本发明解决了GHZ采样率下时钟控制、增益控制、触发控制等问题，数据存储问题和数据传输问题。本发明可以广泛应用于高速信号数据采集领域中。附图说明0014图1是本发明的整体结构示意图；0015图2是本发明的FPGA数据处理器结构示意图。具体实施方式0016下面结合附图和实施例对本发明进行详细的描述。0017如图1、图2所示，本发明包括信号调理电路1、ADC转换电路模数转换电路2、FPGA可编程门阵列数据处理器3、ARM控制模块4和电源5。0018信号调理电路1由数字增益放大器6和单端转差分转换器7组成，信号调理电路1接收到测试启。

16、动信号TRIG后，将输入信号依次经数字增益放大器6和单端转差分转换器7说明书CN102339324ACN102339337A3/4页5转换为差分信号后输入ADC转换电路2内。其中，数字增益放大器6由ADC转换电路2控制其工作。0019ADC转换电路2在外部时钟信号和FPGA数据处理器3发送的采样时钟输入信号控制下对输入信号进行采集，并将采集到的输入信号转换为数字信号后输入FPGA数据处理器3内。为保持采样精度和500MHZ的高速采样率，ADC转换电路2的外部时钟信号可以通过SMA接口由外部提供标准精密时钟信号，也可以通过由高精度晶振8和PLL锁相环转换器9构成的时钟信号产生电路产生时钟信号。0。

17、020其中，本发明的高精度晶振8采用50M精密晶振，PLL转换器9采用型号为SY89421V的芯片。0021FPGA数据处理器3将接收到的数字信号进行数据缓冲，然后将数字信号数据存储到由FPGA数据处理器3控制的大容量存储器SDRAM高速动态存储器10中，并通过构建以FPGA数据处理器3为核心的片上嵌入式系统与ARM控制模块4协同工作将数据转移到PC机上。0022电源5包括模拟电源网络和数字电源网络，其供电方式主要通过外部供电获取。由于本发明的数据采集卡内部需要18V，33V，5V，5V，12V，12V等电压，所以数据采集卡内部采用六个TI公司的电源模块，来产生所需电压。0023上述实施例中，。

18、数字增益放大器6采用型号为AD8370的芯片；单端转差分转换器7采用型号为AD8132的芯片；ADC转换电路2采用NS公司推出的双通道、低功耗、高速8BITA/D转换器ADC08D1000。0024上述各实施例中，FPGA数据处理器3包括一缓冲模块11、一串并转换模块12、一SDRAM控制器13、一FIFO读写控制器14、两FIFO先入先出模块15、一SPI协议控制器16和一时钟发生器17。FPGA数据处理器3接收到的数字信号依次经缓冲模块11和串并转换模块12缓冲转换后，在SDRAM控制器13和FIFO读写控制器14控制下，经一个FIFO模块15将数据读入大容量存储器SDRAM中。在FIFO。

19、读写控制器14控制下，FPGA数据处理器3内的数据由另一个FIFO模块15读出，并根据SPI协议控制器16的控制指令，通过数据总线与ARM控制模块4协同工作将数据转移到PC机上。FIFO读写控制器14和SPI协议控制器16均由时钟发生器17触发。0025其中，缓冲模块11用于缓存ADC转换电路2输出的数字信号数据，缓冲模块11由四片32MB的SDRSDRAM存储器构成的乒乓存储结构。FPGA数据处理器3内部的SDRAM控制器13负责对大容量存储器SDRAM的读写操作，将数字信号数据暂存于缓冲模块11；缓冲模块11内乒乓存储结构单片存储器的数据存满后，触发以FPGA数据处理器3为核心的片上嵌入式。

20、系统控制器将缓冲模块11内的数据转移到由FPGA数据处理器3控制的大容量存储器SDRAM中。0026上述各实施例中，FPGA数据处理器3采用ALTERA公司的CYCLONEIIEP2C35F484。0027上述各实施例中，两个FIFO模块15的通道由FPGA数据处理器3内部产生，每个FIFO模块15的最大深度为128K8BIT。每个FIFO模块15的数据宽度是8位，各FIFO模块15的工作时钟为100MHZ，可以正常接收数据。0028上述各实施例仅用于说明本发明，各部件的结构和连接方式都是可以有所变化的，在本发明技术方案的基础上，凡根据本发明原理对个别部件的连接和结构进行的改进说明书CN102339324ACN102339337A4/4页6和等同变换，均不应排除在本发明的保护范围之外。说明书CN102339324ACN102339337A1/1页7图1图2说明书附图CN102339324A。

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