用于控制显示设备的装置和方法 技术领域 本发明涉及显示控制装置和控制显示设备的方法。 该装置与输入时钟信号同步地 接收从图像源传送的图像数据， 并且与输出时钟信号同步地将图像数据输出到显示设备， 其中所述输出时钟信号可能与输入时钟信号异步。
背景技术
诸如个人计算机和各种可视装置的图像源可以经由基于诸如 DisplayPort 的各 种标准的数字图像输入 / 输出接口连接到诸如液晶显示器的图像显示设备。图像源向图像 显示设备传送包括图像数据、 音频数据、 同步信号等等的分组。
在上述 DisplayPort 标准中， 图像数据与输入时钟信号 CLK1 同步传送。 此外， 传送 * 值 M 和 N(M 和 N 均是正整数 )， 以便使图像显示装置生成输出时钟信号 CLK2， 其具有 N (CLK1 * 的周期时段 ) ＝ M (CLK2 的周期时段 ) 的关系。值 M 和 N 被周期地向图像显示装置传送， 以便周期性地更新时钟信号 CLK1 和 CLK2 之间的关系。 因此， 图像显示设备可以带有包括时钟生成电路的显示控制装置， 该时钟生成电 路基于输入时钟信号 CLK1 和从图像源接收的值 M 和 N， 生成输出时钟信号 CLK2。显示控制 装置可以进一步包括将与输入时钟信号 CLK1 同步接收的图像信号转换成将要与输出时钟 信号 CLK2 同步提供给图像显示设备的输出信号的电路。
美国专利 No.6,992,987( 专利文献 1) 公开了由时钟信号 CLK1 和值 M 和 N 来恢复 时钟信号 CLK2。特别地， 专利文献 1 公开了基于由 210×33×57×111Hz 表示的 23.76GHz 的 主时钟信号， 通过使用四个参数 A、 B、 C 和 D 来表示像素和音频时钟速率 (rate) 和链路时钟 速率， 由链路时钟信号恢复像素和音频时钟信号。
如上所述， 输出时钟信号 CLK2 的周期时段是输入时钟信号的周期时段的 N/M 倍。 然而， 可能存在值 M 和 N 在可用位数内不能被准确地表示的情形。由此， 传送了 M 和 N 的近 似值。 此外， 当用作传输时钟的输入时钟信号被频谱扩展时， 不可能精确地确定 M 和 N 的值。 由此， 可能传送平均值 M 和 N。
当基于这种 M 和 N 的近似或平均值来生成输出时钟信号时， 输出时钟变得与输入 时钟信号异步。 即， 例如， 基于输入时钟信号的周期时段测量的帧的时段可能变为不同于基 于输出时钟信号的周期时段测量的帧的周期时段。结果， 每一帧开始时的输入和输出时钟 信号的边沿的定时变得彼此不同， 并且各定时之间的差的量从一帧到另一帧改变。由此生 成的输入和输出端之间的定时差可能干扰所显示的图像， 或在一些极端情形下， 不能显示 图像。
将进一步说明输入和输出端之间的定时差。
图 6 是示出表示输入图像数据的定时的水平消隐信号的开始 BS 与表示输出图像 数据的定时的垂直同步信号 VS 和水平同步信号 HS 之间的定时差的时序图。 BS 信号与输入 时钟信号同步， 而 VS 和 HS 信号与输出时钟信号同步。VS 信号表示输出图像数据的每一帧 的开始， 并且 HS 信号表示输出图像数据的每一行的开始。
在图 6 中， 由输入时钟信号的周期时段， 确定输入图像的行的时段， 或连续 BS 信号 之间的间隔。然而， 由输出时钟信号的周期时段， 确定输入图像的行的时段， 或连续 HS 信号 之间的间隔。即， 由输入时钟信号的第一特定周期数， 确定输入图像的行的时段， 而由输出 时钟信号的、 不同于第一特定周期数的第二特定周期数， 确定输出图像的行的时段。在图 6 所示的例子中， 输出图像的行的时段长于输入图像的行的时段。
因此， 与前一帧开始时的等待时间相比， 在帧开始时， 即 VS 信号的下降沿的定时， BS 信号和 HS 信号的定时之间的差或等待时间增加。
另一方面， 当输出图像的行的时段短于输入图像的行的时段时， 定时差的变化方 向相反。
在任一情况下， BS 信号和 HS 信号的定时之间的差或等待时间改变， 即图像数据的 输入和输出定时之间的差或等待时间改变。 这样的变化可以在连续帧之间累积并可以生成 极其大的定时差。因此， 消减图像数据的输入和输出定时之间的差的缓冲存储器的容量可 能变得不足， 并且所显示的图像可能被干扰， 或变得不可能显示该图像。
图 6 示出了由输入和输出时钟信号的各个特定周期数来确定输入和输出图像的 每一行的时段的例子。也可以在与输入时钟信号同步的 BS 信号的定时检测输出时钟信号 的边沿， 以及确定输出图像的每一行的开始定时， 如图 7 所示。特别地， 在图 7 中， 假定输出 图像的行从检测 BS 信号后某一设定时间流逝后所检测的输出时钟信号， 或像素时钟信号 的第一上升沿开始。 在这一情况下， 图像数据的输入和输出定时之间的差或等待时间不累积。 然而， 每 一行的输出时钟信号的周期数可能从一行到另一行改变。
特别地， 因为输入时钟信号和输出时钟信号彼此不同步， 因此输出时钟信号的边 沿的定时不与信号 BS 对齐， 其中信号 BS 与输入时钟信号同步生成。此外， 取决于连续 BS 信号之间的输入时钟信号的周期数和比率 N/M， BS 信号和输出时钟信号的定时之间的关系 可能从一行到另一行改变。因此， 如图 7 的下侧所示， 每一行的像素时钟的周期数可能从一 行到另一行改变。
即， 如图 8 所示， 每一行的像素时钟的周期数从一行至另一行改变。图 8 示意性地 示出了显示图像的有效图像数据区， 还示出了生成水平同步信号 HS、 垂直同步信号 VS 和数 据有效信号 DE 的每一个的时段。数据有效信号 DE 是与输出时钟信号同步的信号， 并且当 输出有效图像数据区中的数据时变为有效， 即如果图 8 所示的例子中的 “H” 电平。图 8 的 右侧上所示的阶梯表示每一行的像素时钟数从一行到另一行改变的情形。
如上所述， 存在如果每一行的像素时钟的周期数改变， 则可能干扰所显示的图像 的问题。
本公开的示例性目的是提供显示控制装置和控制显示设备的方法， 以能够防止图 像数据的输入和输出定时之间的差或等待时间的累积， 而不改变每一行的像素时钟信号的 周期数。
发明内容 本公开的各方面能提供用于控制显示设备的装置和控制显示设备的方法， 以能够 防止图像数据的输入和输出定时之间的差或等待时间的累积， 而不改变每一行的像素时钟
信号的周期数。
本公开的一方面能够提供一种用于控制显示设备的装置， 该装置包括图像数据缓 冲器、 差值计算电路和读取控制电路， 所述图像数据缓冲器包括缓冲存储器。 所述图像数据 缓冲器能够接收输入数据， 所述输入数据包括按帧的顺序并且进一步按每一帧中的行的顺 序的多个像素数据组， 每一个像素数据组表示构成多个行的每一个的像素组的值， 所述多 个行中的每一个依次构成多个帧的每一个， 并且能够与第一时钟信号同步地将所述各像素 数据组写入所述缓冲存储器。 所述输入数据可以进一步包括表示各自行中的水平消隐时段 的结束的水平消隐信号的结束， 以便在各行的相应一个中的水平消隐信号的结束之后， 接 收每一个所述像素数据组。所述差值计算电路可以计算多个帧的每一个中， 在第一时钟信 号的特定数量周期的时段期间， 第二时钟信号的周期数与其预期值之间的差值。所述读取 控制电路可以在各帧的第一个中， 按照行的顺序， 从基于各行的第一个中的水平消隐信号 的结束的定时为每一行所确定的读取开始定时， 为每一行， 指定所述第二时钟信号的特定 数量周期的时段。所述读取控制电路可以进一步在各帧的第二个和后续帧的每一个中， 基 于所述差值计算电路在前一帧中所计算的差值， 在各行的第一个中的水平消隐信号的结束 之前， 执行定时校正， 以及随后可以按照行的顺序， 从为每一行校正的读取开始定时， 为每 一行， 指定所述第二时钟信号的所述特定数量周期的时段。 此外， 所述读取控制电路可以在 各帧的第一个和后续帧的每一个中， 命令所述缓冲存储器在每个所指定时段中， 与所述第 二时钟信号同步地， 读取并向所述显示设备输出所述各像素数据组的相应一个。所述第二 时钟信号可以与所述第一时钟信号异步。 根据本公开的一方面， 所述读取控制电路可以包括时钟计数器， 该时钟计数器在 各帧的第一个中的各行的第一个中的水平消隐信号的结束的所述定时， 被初始化为初始 值， 然后重复计数所述第二时钟信号的周期， 并且当所述时钟计数器的计数值达到特定计 数值时， 被初始化为所述初始值。所述读取控制电路可以基于所述时钟计数器的所述计数 值， 为每一行， 指定所述第二时钟信号的所述特定数量周期的时段， 并且通过调整所述特定 计数值和所述初始值中的一个， 来执行所述定时校正。
在一实施例中， 所述差值计算电路可以基于在各行的第一个之后的各行的一个中 的水平消隐信号的结束的定时处所述时钟计数器的计数值， 来计算所述差值。在另一实施 例中， 当所述时钟计数器的计数值在特定范围内时， 所述读取控制电路可以命令所述缓冲 存储器读取和输出所述各像素数据组的相应一个。
本公开的一方面可以提供一种用于控制显示设备的装置， 该装置包括 ： 图像数据 缓冲器、 读取控制电路和差值计算电路， 其中所述图像数据缓冲器包括缓冲存储器， 所述读 取控制电路包括时钟计数器。 所述计数器可以在各帧的第一个中的各行的第一个中的水平 消隐信号的结束的定时， 被初始化为初始值， 然后可以重复计数第二时钟信号的周期， 并且 当所述时钟计数器的计数值达到特定计数值时， 被初始化为所述初始值。所述差值计算电 路可以计算多帧的每一个中， 在各行的第一个之后的各行的一个中的水平消隐信号的结束 的定时处所述时钟计数器的计数值与其预期值之间的差值。 所述读取控制电路可以在各帧 的第一个中， 按照行的顺序， 基于所述时钟计数器的所述计数值， 为每一行， 指定所述第二 时钟信号的特定数量周期的时段。 所述读取控制电路可以进一步在各帧的第二个和后续帧 的每一个中， 通过基于在前一帧中所述差值计算电路所计算的差值来调整所述特定计数值
和所述初始值中的一个， 以便在各行的第一个中的水平消隐信号的结束之前， 执行定时校 正， 以及随后可以按照行的顺序， 基于所述时钟计数器的所述计数值， 为每一行， 指定所述 第二时钟信号的所述特定数量周期的时段。此外， 所述读取控制电路可以在各帧的第一个 和后续帧的每一个中， 命令所述缓冲存储器在每个所指定时段中， 与所述第二时钟信号同 步地， 读取并向显示设备输出所述各像素数据组的相应一个。
本公开的一方面可以提供一种控制显示设备的方法， 该方法包括 ： 接收包括多个 像素数据组的输入数据， 并且与第一时钟信号同步地将所述各像素数据组写入缓冲存储 器。该方法可以进一步包括 ： 计算多个帧的每一个中， 在第一时钟信号的特定数量周期的 时段期间， 第二时钟信号的周期数与其预期值之间的差值 ； 在各帧的第一个中， 按照行的 顺序， 从基于各行的第一个中的水平消隐信号的结束的定时为每一行所确定的读取开始定 时， 为每一行， 指定所述第二时钟信号的特定数量周期的时段 ； 以及在各帧的第二个和后续 帧的每一个中， 基于在前一帧中所计算的差值， 在各行的第一个中的水平消隐信号的结束 之前， 执行定时校正， 以及随后可以按照行的顺序， 从为每一行校正的读取开始定时， 为每 一行， 指定所述第二时钟信号的所述特定数量周期的时段 ； 以及在各帧的第一个和后续帧 的每一个中， 命令所述缓冲存储器在每个所指定时段中， 与所述第二时钟信号同步地， 读取 并向所述显示设备输出所述各像素数据组的相应一个。
本公开的各个示例性实施例使得能够防止图像数据的输入和输出定时的差或等 待时间的累积， 而不影响所显示的图像。 附图说明 图 1 是示出了根据本公开的示例性显示控制装置的构造的框图。
图 2A 是示出了有效图像数据区以及 BS 信号和 BE 信号之间的关系的示意图。
图 2B 是示出了根据本公开的示例性实施例的时钟计数器的操作的时序图。
图 3 是示出了根据本公开的示例性实施例的、 水平消隐信号的开始 BS 和水平同步 信号 HS 之间的定时差的校正的时序图。
图 4 是示出了根据本公开的示例性实施例的、 在有效图像数据区内的每一行中的 图像数据的写入和读取定时的时序图。
图 5 是示出了根据本公开的示例性实施例的、 调整行中的像素时钟信号的周期数 的原理的示意图。
图 6 是示出了水平消隐信号的开始 BS 和与输出时钟信号同步的水平同步信号 HS 之间的定时差的变化的时序图。
图 7 是示出了每一行的像素时钟信号的周期数的变化的示意图。
图 8 是示出了各个行中的像素时钟信号的周期数的变化的示意图。
[ 附图标记 ]
10 显示控制装置
12 输入数据检测电路
14 图像大小信息检测电路
16 时钟信号生成电路
17 写入控制电路
18 图像数据缓冲器 19 缓冲存储器 20 行检测电路 22 差值计算电路 24 控制电路 25 时钟计数器 26 读取控制电路 27 同步信号生成电路具体实施方式
将参考附图中所示的各优选实施例， 详细地说明根据本公开的示例性显示控制装 置。
图 1 是示出了根据本公开的示例性实施例的示例性显示控制装置的构造的框图。 示例性显示控制装置 10 接收输入数据， 该输入数据从图像源传送并与输入时钟信号 ( 第一 时钟信号 ) 同步地输入到显示控制装置。显示控制装置 10 进一步与输出时钟信号 ( 第二 时钟信号 ) 同步地将输出数据输出到图像显示装置， 所述输出数据包括在输入数据中包括 的图像数据、 同步信号等等。 将要在图像显示装置上显示的图像 ( 画面 ) 由多个帧构成。每一个帧由多个行构 成， 并且每一个行由多个像素构成。
输入数据包括按照帧的顺序并进一步按照各帧中的行的顺序的像素数据或像素 的图像数据， 所述像素数据或像素的图像数据表示构成多个行的每一个的多个像素的每一 个的值， 所述多个行的每一个依次构成多个帧的每一个。该输入数据进一步包括表示水平 消隐时段的开始的水平消隐信号的开始 BS， 表示水平消隐时段的结束的水平消隐信号的结 束 BE 等等。在 BE 信号的输入之后， 输入对应于构成各行的每一个的一组像素的像素数据 组。
图 1 中所示的示例性显示控制装置 10 包括输入数据检测电路 12、 图像大小信息检 测电路 14、 时钟信号生成电路 16、 图像数据缓冲器 18、 行检测电路 20、 差值计算电路 22 和 控制电路 24。控制电路 24 包括计数输出时钟信号的周期的时钟计数器 ( 像素计数器 )25。
输入数据检测电路 12 从由图像源输入的输入数据检测水平消隐信号的开始 BS、 水平消隐信号的结束 BE 等等。
当从与输入像素数据的信号线分开提供的时钟信号线输入时钟信号时， 可以原样 使用该时钟信号作为显示控制装置 10 中的输入时钟信号。当未提供单独的时钟信号时， 对 应于输入像素数据的时钟信号可以由包括在输入数据中的像素数据恢复， 并且可以用作输 入时钟信号。
图像大小信息检测电路 14 接收包括在输入数据中并在垂直消隐时段期间输入的 图像大小信息数据， 并且检测图像大小信息， 例如包括水平像素数， 或每一行的像素数， 以 及每一帧的行数。图像大小信息可以进一步包括有效图像数据区中的水平像素数和行数， 以及帧内的有效图像数据区的位置等等。
时钟信号生成电路 16 由输入数据生成输出时钟信号 ( 像素时钟信号 )。即， 在垂
直消隐时段期间， 时钟信号生成电路 16 基于输入时钟信号以及值 M 和 N， 生成输出时钟信 号。
图像数据缓冲器 18 临时存储从输入数据检测电路 12 输入的图像数据， 并且消减 输入端和输出端之间的定时差。图像数据缓冲器 18 除缓冲存储器 19 外， 还包括控制像素 数据向缓冲存储器 19 的写入的写入控制电路 17。写入控制电路 17 基于从时钟生成电路 16 接收的输入时钟信号和从输入数据检测电路 12 接收的 BE 信号的检测的通知操作， 以及 基于 BE 信号的定时， 向缓冲存储器 19 提供写入命令信号。
被提供了写入命令信号的缓冲存储器 19 与输入时钟信号同步地在其中写入像素 数据。 在写入对应于有效图像数据区中的水平像素数的像素数据组所需的输入时钟信号的 数个周期期间， 提供写入命令信号。写入像素数据组所需的输入时钟信号的周期数不必需 等于水平像素的数量， 因为可能使用输入时钟信号的多个周期来写入对应于一像素的单个 像素数据。
根据本公开的示例性实施例的图像数据缓冲器 18 的缓冲存储器 19 具有不足以存 储对应于构成每一行的像素数的像素数据组的存储容量。当向图像数据缓冲器 18 提供来 自读取控制电路 26 的读取命令信号时， 与从时钟信号生成电路 16 提供的输出时钟信号同 步地， 读取和输出在缓冲存储器 19 中存储的图像数据。 行检测电路 20 基于从时钟信号生成电路 16 接收的输入时钟信号、 从图像大小信 息检测电路 14 接收的图像大小信息以及来自输入数据检测电路 12 的 BS 信号和 BE 信号的 通知操作。具体地， 行检测电路 20 检测在垂直消隐时段中的第一行， 并且输出其检测信息。
差值计算电路 22 基于从时钟信号生成电路 16 接收的输出时钟信号、 从输入数据 检测电路 12 接收的 BE 信号的通知、 从图像大小信息检测电路 14 接收的图像大小信息以及 从时钟计数器 25 接收的计数值操作。差值计算电路 22 在每一帧内， 例如在有效图像数据 区内的最后一行中的 BE 信号的定时处， 计算时钟计数器 25 的计数值与其预期值的差。
控制电路 24 基于从时钟信号生成电路 16 接收的输出时钟信号、 从输入数据检测 电路 12 接收的 BE 信号检测的通知、 从图像大小信息检测电路 14 接收的图像大小信息、 从 行检测电路 20 接收的垂直消隐时段中的第一行的检测信息、 以及从差值计算电路 22 接收 的差值操作。
具体地， 控制电路 24 控制从图像数据缓冲器 18 读取的像素数据。控制电路 24 进 一步生成图像帧同步信号， 该图像帧同步信号包括水平地址信号、 水平同步信号 HS、 垂直同 步信号 VS、 数据有效信号 DE 等等。控制电路 24 进一步包括 ： 生成命令图像数据缓冲器 18 的缓冲存储器 19 读取像素数据的读取命令信号的读取控制电路 26 以及生成图像帧同步信 号的同步信号生成电路 27。
根据本公开的示例性实施例， 在第一帧中的有效图像数据区内的第一行中的 BE 信号的定时处， 将时钟计数器 25 初始化为一初始计数值， 例如 0。 然后， 时钟计数器 25 计数 输出时钟信号的周期数， 并且当其达到最终计数值， 例如 n 时， 时钟计数器 25 被初始化为该 初始值。此后， 计数器重复计数并且以相同的方式被初始化。
基于时钟计数器 25( 其重复初始值和最终值之间的计数值 ) 的计数值， 读取控制 电路 26 按照行的顺序， 将输出时钟信号的特定周期数的时段指定给每一行。当时钟计数器 25 的计数值在特定范围内时， 读取控制电路 26 在指定给每一行的该时段内， 命令缓冲存储
器 19 读取和输出对应于构成有效图像数据区中的一行的像素组的像素数据组。
此外， 读取控制电路 25 通过调整垂直消隐时段内的第一行中的像素数， 来执行各 帧的第二个和后续每一帧中的定时调整。 由此， 在各帧的第二个和后续帧中， 根据所调整的 定时， 控制从缓冲存储器 19 读取像素数据。由此， 防止了像素数据的输入和输出定时之间 的差或等待时间的累积。
同步信号生成电路 27 基于时钟计数器 25 的计数值， 生成和输出垂直同步信号 VS、 水平同步信号 HS 和有效数据信号 DE。具体地， 当时钟计数器 25 的计数值在读取控制电路 26 命令缓冲存储器 19 读取有效图像数据区内的每一行中的像素数据的范围内时， 生成有 效数据信号 DE。
在时钟计数器 25 的计数值达到用于命令缓冲存储器 19 读取像素数据的值之前， 在输出时钟信号的特定数量周期的时段期间， 生成水平同步信号 HS， 即获得有效电平， 例如 ‘H’ 电平。在包括有效图像数据区内和之前的各行的每一行中， 生成 HS 信号。在从第一定 时到第一定时之后的第二定时的时段期间， 生成垂直同步信号 VS。第一定时是行检测电路 20 所检测到的第一行中的 HS 信号的定时。第二定时是在有效图像数据区内的第一行之前 的特定行中的 HS 信号的定时。 接着， 说明差值计算电路 22 中的差值的计算。
图 2A 是示出了有效图像数据区和信号 BS 及 BE 之间的关系的示意图。图 2B 是示 出了时钟计数器 25 的操作的时序图。在该时序图中， 假定一行中的像素数为 n+1。
如图 2A 所示， 每一帧时段包括有效图像数据区或显示有效图像的图像显示时段， 以及消隐时段或不显示图像的图像非显示区。信号 BS 在每一行插入一次， 并且表示每一行 中的水平消隐时段的开始的定时。BE 信号在有效图像数据区内 ( 即， 包括有效图像数据区 内各像素的各行 ) 的每一行插入一次。BE 信号表示水平消隐时段的结束的定时， 或有效图 像数据区的开始。
如图 2B 所示， 计数器 25 在第一帧中的第一行中的 BE 信号的定时被初始化为初始 值 ( 例如 0)， 并且重复例如 0 到 n 之间的计数值。
差值计算电路 22 计算在每一帧中的有效图像数据区内的最后一行中的 BE 信号的 定时处时钟计数器 25 的计数值和其预期值之间的差值， 并锁存该计算出的值。
在每一帧中， 当像素数据的输入和输出定时之间的差 ( 或等待时间 ) 在帧内未改 变时， 在直到有效图像数据区内的最后一行中的 BE 信号的定时的计数后， 时钟计数器 25 的 计数值达到初始值， 例如 0。 另一方面， 当等待时间在帧内改变时， 计数值达到对应于该等待 时间的改变的值。在图 2B 所示的例子中， 计数值达到 n-1。
差值计算电路 22 通过计算在有效图像数据区内的最后一行中的 BE 信号的定时处 时钟计数器 25 的计数值与其预期值之间的差， 来计算一差值。在图 2B 所示的例子中， 计数 值＝ n-1 和其预期值＝ 0( ＝ n+1) 之间的差值为 (n-1)-(n+1) ＝ -2。
在最后一行中的 BE 信号的定时处， 时钟计数器 25 的计数值是从有效图像数据区 内的第一行中的 BE 信号的定时到有效图像数据区中的最后一行中的 BE 信号的定时所计数 的计数值。即， 如果有效图像数据区具有 m 行， 则最后一行中的 BE 信号的定时处的计数值 是在 m-1 行的时段期间计数了输出时钟信号之后的计数值。
BE 信号与输入时钟信号同步。因此， 该计数值表示在输入时钟信号的特定周期数
期间， 输出时钟信号的周期数。具体地， 该计数值表示在对应于 m-1 行的像素数的输入时钟 信号的周期数期间， 输出时钟信号的周期数。
然而， 注意该计数值并不表示输出时钟信号的总周期数， 而是表示当计数值达到 最终值 n 时重复计数和被初始化的值。因此， 该预期值为 0， 使得易于差值的计算。
图 2B 示出了直到在最后一行中将计数值初始化为 0， 时钟计数器 25 的计数值。 然 而， 事实上， 时钟计数器 25 还继续计数输出时钟信号并且重复 0 到 n 之间的计数值。在下 一帧中， 基于该差值， 在有效图像数据区前的消隐时段期间， 校正计数值， 并且计数值进一 步重复 0 到 n 之间的值。在下一个和后续各帧中， 差值计算电路继续计算有效图像数据区 内的最后一行中的 BE 信号的定时处的计数值和其预期值之间的差值。
接着， 将说明通过读取控制电路 26 的定时校正。
图 3 是水平消隐信号的开始 BS 和水平同步信号 HS 之间的定时差的校正的时序 图。即， 在图 3 中， 定时差的校正被添加到图 6 所示的时序图上。
在图 3 所示的示例性时序图中， 与帧开始时， 或更具体地说， 在 VS 信号的下降沿的 定时处， 信号 BS 和 HS 之间的定时差相比， 在下一帧开始时的定时差增加。
因此， 读取控制电路 26 基于差值计算电路在前一帧中所计算的差值， 通过在下一 帧中执行调整， 来校正该定时差的改变。具体地， 在垂直消隐时段内的下一帧的第一行中， 读取控制电路 26 调整以下之一 ： (1) 时钟计数器 25 被初始化时的计数值， 或最大计数值， 以及 (2) 初始值， 或最小计数值。
在计数器 25 被初始化时的计数值对应于在前面段落中描述的计数值 n， 而时钟计 数器 25 的初始值对应于在前面段落中描述的计数值 0。 读取控制电路 26 基于差值， 将例如 初始值 0 调整到 (0- 差值 )。
在图 3 所示的例子中， 在下一帧开始时， 上述调整校正了 BS 信号和 HS 信号的定时 之间的差 ( 或等待时间 )， 或像素数据的输入和输出定时之间的差 ( 或等待时间 )。 具体地， 该校正调整了下一帧的消隐时段中的第一行的像素时钟的周期数， 以便下一帧开始时的差 变得与前一帧开始时的差近似相同。
在图 3 所示的例子中， 提前了后续帧的第二行中的 HS 信号的定时， 并且 BS 信号和 HS 信号的定时之间的差 ( 或等待时间 ) 变得与前一帧的开始时的差近似相同。 在每个后续 帧中类似地执行该校正。
由示例性差值计算电路 22 计算的差值不表示一帧中的等待时间的变化的精确 量。根据本公开的示例性实施例， 在第一帧中， 差值计算电路 22 计算表示在 ( 有效图像数 据区内的行数 -1) 各行期间内等待时间的变化量的差值。在各帧的第二个和后续帧中， 差 值计算电路 22 计算表示在 ( 在有效图像数据区之前的消隐时段内的行数 + 有效图像数据 区内的行数 -2) 各行期间内等待时间的变化量的差值。
在任一情况下， 表示整个帧期间内等待时间的变化的差值的绝对值被认为大于差 值计算电路所计算出的差值的绝对值。 因此， 至少在各帧的第二个和后续帧中， 可以通过考 虑整个帧中的行数和有效数据区中的行数， 来校正该差值， 以及通过使用该校正后的差值， 来校正定时。
接着， 将说明由读取控制电路 26 执行的像素数据的读取的控制。
图 4 是示出了写入和读取有效图像数据区内的每一行中的像素数据的定时的示例性时序图。在该示例性实施例中， 基于例如时钟计数器 25 的 0 至 n 的计数值， 从缓冲存 储器 19 读取像素数据。在图 4 中， 假定一行中的像素时钟的周期数为 n+1。
如图 4 所示， 在有效图像数据区内的每一行中的 BE 信号之后， 输入像素数据。在 BE 信号的定时处开始将像素数据写入到缓冲存储器 19 并且与输入时钟信号同步接连地继 续。另一方面， 当时钟计数器 25 的计数值在特定范围内时， 执行从缓冲存储器 19 读取和输 出像素数据， 如下文。
首先， 当在缓冲存储器 19 中存储了特定数量的像素数据时， 开始第一帧中的有效 图像数据区内的第一行中的像素数据的读取。 在开始读取有效图像数据内的第一行中的像 素数据之前， 确定该特定的数量， 以便使缓冲存储器不会上溢出， 即， 不会陷入数据写入到 存储有还未经读取的数据的存储区中的情形， 以及不会下溢出， 即， 不会陷入已经读出了所 有存储的数据的情形。 更具体地说， 特定值优选地确定为使得 ： 即使当写入和读取像素数据 的定时之间的等待时间增加到帧内的最大可能量时， 缓冲存储器也不会上溢出和下溢出。
在具体的例子中， 读取控制电路 26 生成读取命令信号， 当时钟计数器 25 的计数值 达到对应于有必要将特定数量的像素数据存储到缓冲存储器 19 中的输出时钟周期数的特 定值时， 命令缓冲存储器 19 读取数据。此后， 与输出时钟信号同步地， 接连地读取对应于一 行中的包括在有效图像数据区内的特定像素数的一像素数据组。
与读取像素数据的开始同时， 同步信号生成电路 27 开始生成表示像素的水平位 置的水平地址信号。
在完成读取有效图像数据区内的第一行中的像素数据组并且完成生成第一行中 的最后的水平地址信号之后， 时钟计数器 25 的计数值返回到初始值。在时钟计数器再继续 计数像素时钟之后， 计数值达到在第一行中开始读取像素数据时的特定值。 然后， 再开始命 令第二行中的像素数据的读取和生成水平地址信号。 对于第三和后续行， 过程是相同的。 因 此， 在每一行中， 读取和输出了对应于有效图像数据区内的该特定像素数的一像素数据组， 并且水平地址信号周期性地改变。
在第二帧中， 读取控制电路 26 在垂直消隐时段内的第一行中校正定时。此后， 在 有效图像数据区内的第一行中， 以与读取第一帧中的有效图像数据区内的第一行中的像素 数据相同的特定计数值， 开始像素数据的读取和水平地址信号的生成。 对于第三和后续帧， 过程是相同的。
接着， 将说明显示控制装置 10 的操作。
当输入数据从图像源输入时， 图像数据检测电路 12 检测诸如 BS 和 BE 等等的信 号， 并且图像大小信息检测电路 14 检测图像大小信息。此外， 时钟信号生成电路 16 基于输 入时钟信号以及值 M 和 N， 生成输出时钟信号。
写入控制电路 17 与来自每一行中的 BE 信号的定时的输入时钟信号同步， 将像素 数据接连写入缓冲存储器 19 中。
此外， 行检测电路 20 基于信号 BS 和 BE 的检测通知以及图像大小信息， 检测垂直 消隐时段内的第一行。差值计算电路 22 计算表示一帧内的像素数据的输入和输出定时之 间的差的变化量的差值。
此外， 控制电路 24 命令从图像数据缓冲器 18 读取像素数据， 并且生成诸如 HS、 VS 和 DE 信号的图像帧同步信号以及水平地址信号。这些图像数据和图像帧同步信号作为输出数据提供给图像显示装置。
即， 控制电路 24 内的读取控制电路 26 由基于有效图像数据区内的第一行中的 BE 信号的定时所设定的各自读取开始定时， 在第一帧中， 按照行的顺序为每一行， 指定输出时 钟信号的特定数量周期的时段。读取控制电路 26 进一步命令缓冲存储器 19 在每一个所指 定的时段内与输出时钟信号同步地， 接连地读取和输出对应于特定数量像素的一像素数据 组。
具体地， 读取控制电路 26 命令缓冲存储器 19 基于时钟计数器 25 的计数值来读取 像素数据。时钟计数器 25 计数输出时钟信号并在 0 与 n 之间重复计数值。读取控制电路 26 为按行的顺序每一行指定输出时钟信号的特定数量 ( 可以是 n+1 个 ) 周期的时段， 并且 基于时钟计数器 25 的计数值， 命令缓冲存储器 19 在每一个指定时段的内输出对应于特定 数量像素的一像素数据组， 其中该特定数量是有效图像数据区内的每一行的像素数。
同步信号生成电路 27 从与开始读取像素数据相同的定时与输出时钟信号同步 地， 基于时钟计数器 25 的计数值， 接连地生成表示像素的水平位置的水平地址信号。同步 信号生成电路 27 基于时钟计数器 25 的计数值， 进一步生成其他的图像帧同步信号。
此外， 如图 5 所示， 在各帧的第二个和后续帧中， 读取控制电路 26 基于差值计算电 路 22 在前一帧中所计算出的差值， 在垂直消隐时段内的第一行中执行定时校正。例如， 当 前一帧中计算的差值为负时， 如图 2 所示的例子， 读取控制电路 26 通过减小第一行中的像 素时钟的周期数， 执行该校正。图 5 示出了在垂直消隐时段内的第一行中调整像素时钟的 周期数， 以便校正一帧期间的定时差的变化。 通过调整垂直消隐时段内的第一行中的像素时钟数， 来执行上述定时校正， 以便 使像素数据的输入和输出定时之间的差变得与前一帧开始时的差大约相同。 通过例如调整 初始化时钟计数器 25 时的时钟计数器 25 的计数值或初始值， 可以执行该定时校正。
如图 3 所示， 即使等待时间在一帧内改变， 该校正也在下一帧的垂直消隐时段内 的第一行中对输入和输出端的定时之间的差 ( 等待时间 ) 进行校正。由此， 下一行的等待 时间变得与前一帧中的相同行的等待时间近似相同。因此， 防止了在连续帧内的等待时间 的变化的累积。结果， 即使减小缓冲存储器 19 的存储容量， 也能防止缓冲存储器 19 的上溢 出和下溢出。
此后， 读取控制电路 26 继续按行的顺序为每一行指定输出时钟信号的特定数量 周期的时段， 并且命令缓冲存储器 19 在每一个所指定的时段内与输出时钟信号同步地， 接 连地读取和输出对应于该特定数量像素的一像素数据组。同步信号生成电路 27 从与读取 像素数据开始的相同定时， 与输出时钟信号同步地， 接连地生成和输出水平地址信号。
在上述示例性实施例中， 在垂直消隐时段内的第一行中， 校正前一帧中的输入和 输出端之间的定时差 ( 等待时间 ) 的变化， 而不改变每一行中的像素时钟数。因此， 防止了 像素数据的输入和输出定时之间的差 ( 等待时间 ) 的变化的累积， 而不影响实际显示的图 像。
根据 DisplayPort 的规范， 源以分组提供同步信号。因此， 接收 BE 信号的定时之 间的间隔可能不均匀。相应地， 在示例性实施例中， 基于在不同 BE 信号之间的时段期间的 时钟计数器的计数值与其预期值之间的差所计算出的等待时间的变化量可能包括了误差。
然而， 实际上， 调整了传送分组的定时， 以便使 BE 信号之间的间隔有效地保持相
同。 特别地， 调整定时， 以便使间隔的变化保持在传输时钟信号或输入时钟信号的几个周期 内。 因此， 实际上， 上述示例性实施例使得能够估计像素数据的输入和输出定时之间的等待 时间的变化， 并且使得能够执行校正。由此， 可以防止等待时间的变化的累积。
根据上述示例性实施例， 仅在第一帧中的有效图像数据区内的第一行中执行在 BE 信号的定时处的时钟计数器 25 初始化。在各帧的第二个和后续帧中， 在垂直消隐时段内的 第一行中， 基于在前一帧中所计算的差值， 执行校正， 并且时钟计数器 25 在初始值和特定 值之间重复计数值。
也可能可以在每一帧中的有效图像数据区内的第一行中的 BE 信号的定时处， 初 始化时钟计数器 25。因此， 可以防止输入和输出定时之间的差或等待时间的变化的累积。 然而， 在这一情况下， 在每一帧中， 有效图像数据区内的第一行中的像素时钟的周期数可能 会改变， 并且可能干扰所显示的图像。
上述示例性实施例在垂直消隐时段内执行定时校正。 因此， 在有效图像数据区内， 每一行的像素时钟的周期数可以保持恒定， 并且将不会干扰所显示的图像。
在上述示例性显示控制装置中， 将缓冲存储器 19 的存储容量设置成小于能够存 储对应于构成行的图像数据的数个像素的一像素数据组的容量。不是必需而是优选地， 减 小缓冲存储器的存储容量， 以便减小显示控制装置的成本。 因此， 可以考虑图像数据的输入 和输出定时之间的最大差， 来调整缓冲存储器的存储容量。 在上述示例性显示控制装置中， 差值计算电路 22 计算在每一帧中的有效图像数 据区内的最后一行中的 BE 信号的定时处的差值。然而， 差值计算电路还可以基于在每一帧 中的有效图像数据区内的第一行之后的任一行中的 BE 信号的定时处的时钟计数器 25 的计 数值来计算该差值。即， 差值计算电路可以计算表示输入时钟信号的任意特定数量周期的 时段内的输出时钟信号的周期数与其预期值之间的差的差值。
在上述示例性显示控制装置中， 读取控制电路 26 通过调整在垂直消隐时段内的 第一行中像素时钟的周期数， 来校正输入和输出端的定时之间的差的变化。 然而， 读取控制 电路也可以在垂直消隐时段内的一个或多个行中调整像素时钟的周期数。换句话说， 读取 控制电路可以在有效图像数据区内的第一行中的 BE 信号之前校正定时。
不必说， 上述各种示例性显示控制装置可以接受不同改进和改变。