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1、10申请公布号CN102346792A43申请公布日20120208CN102346792ACN102346792A21申请号201110205798X22申请日2011072112/840,53520100721USG06F17/5020060171申请人LSI公司地址美国加利福尼亚州72发明人杰弗里S布朗乔纳森W伯恩马克F特纳74专利代理机构北京康信知识产权代理有限责任公司11240代理人余刚吴孟秋54发明名称用于功率最优化的精细沟道宽度57摘要本发明公开了一种用于功率最优化的精细沟道宽度。一种记录单元库的存储介质，该单元库具有一个或多个单元，该存储介质可由计算机读取并可通过计算机用于设计。
2、集成电路。该一个或多个单元可具有物理尺寸参数和沟道宽度参数。物理尺寸参数可以是该一个或多个单元的封装。沟道宽度参数可具有最小驱动器尺寸和最大驱动器尺寸。沟道宽度参数可限定一范围，工具在集成电路的设计流程期间基于一个或多个功率标准在不改变封装的情况下，在该范围内将沟道宽度在最大驱动器尺寸和最小驱动器尺寸之间变化。30优先权数据51INTCL19中华人民共和国国家知识产权局12发明专利申请权利要求书2页说明书7页附图6页CN102346812A1/2页21一种记录单元库的存储介质，所述单元库包括一个或多个单元，所述存储介质可由计算机读取并通过所述计算机用于设计集成电路，所述一个或多个单元包括物理尺。
3、寸参数，包括所述一个或多个单元的封装布局；以及沟道宽度参数，包括最小驱动器尺寸和最大驱动器尺寸，其中，所述沟道宽度参数限定一范围，在所述集成电路的设计流程期间，工具在不改变所述封装布局的情况下基于一个或多个功率标准，在所述范围内使所述沟道宽度在所述最大驱动器尺寸和所述最小驱动器尺寸之间变化。2根据权利要求1所述的存储介质，其中，所述一个或多个单元进一步包括一个或多个性能标准。3根据权利要求2所述的存储介质，其中，所述单元库进一步包括查询表，所述查询表包括所述一个或多个功率标准、所述一个或多个性能标准，或所述一个或多个功率标准和所述一个或多个性能标准这两者的组合。4根据权利要求3所述的存储介质，。
4、其中，在调整I所述一个或多个单元的功率消耗量、II所述一个或多个单元的性能、或III所述一个或多个单元的所述功率消耗量和所述性能这两者的组合时，所述查询表对所述工具进行约束。5根据权利要求3所述的存储介质，其中，在调整I所述一个或多个单元的静态功率消耗量、II所述一个或多个单元的动态功率消耗量、或III所述一个或多个单元的所述静态功率消耗量和所述动态功率消耗量这两者的组合时，所述查询表对所述工具进行约束。6根据权利要求5所述的存储介质，其中，所述单元库包括多个所述单元。7根据权利要求1所述的存储介质，其中，所述沟道宽度参数包括所述一个或多个单元的扩散区的宽度。8根据权利要求1所述的存储介质，其。
5、中，在所述一个或多个单元已被放置和定线之后，将所述一个或多个单元的特定沟道宽度调整到所述一个或多个单元的不同沟道宽度。9一种创建包括一个或多个单元的单元库的方法，所述单元库用于设计集成电路，所述方法包括以下步骤A使用计算机在存储介质中存储所述一个或多个单元的物理尺寸参数，所述物理尺寸参数包括所述一个或多个单元的封装布局；以及B在所述存储介质中存储所述一个或多个单元的沟道宽度参数，所述沟道宽度参数包括最小驱动器尺寸和最大驱动器尺寸，其中，所述沟道宽度参数限定一范围，在所述集成电路的设计流程期间，工具在不改变所述封装布局的情况下基于一个或多个功率标准，在所述范围内使所述沟道宽度在所述最大驱动器尺寸。
6、和所述最小驱动器尺寸之间变化。10根据权利要求9所述的方法，其中，所述一个或多个单元进一步包括一个或多个性能标准。11根据权利要求10所述的方法，其中，所述单元库进一步包括查询表，所述查询表包括所述一个或多个功率标准、所述一个或多个性能标准，或所述一个或多个功率标准和所述一个或多个性能标准这两者的组合。12根据权利要求11所述的方法，其中，在调整I所述一个或多个单元的功率消耗量、II所述一个或多个单元的性能、或III所述一个或多个单元的所述功率消耗量和权利要求书CN102346792ACN102346812A2/2页3所述性能这两者的组合时，所述查询表对所述工具进行约束。13根据权利要求11所。
7、述的方法，其中，在调整I所述一个或多个单元的静态功率消耗量、II所述一个或多个单元的动态功率消耗量、或III所述一个或多个单元的所述静态功率消耗量和所述动态功率消耗量这两者的组合时，所述查询表对所述工具进行约束。14根据权利要求13所述的方法，其中，经由正松弛回收来最优化所述动态功率消耗量。15根据权利要求9所述的方法，其中，所述沟道宽度参数包括所述一个或多个单元的扩散区的宽度。16根据权利要求9所述的方法，其中，在所述一个或多个单元已被放置和定线之后，将所述一个或多个单元的特定沟道宽度调整到所述一个或多个单元的不同沟道宽度。17一种在集成电路设计中最优化功率的方法，所述方法包括以下步骤A使用。
8、计算机在所述设计中执行多个单元的放置和定线，其中I一个或多个所述单元包括A包括一个或多个所述单元的封装布局的物理尺寸参数，以及B包括最大驱动器尺寸和最小驱动器尺寸的沟道宽度参数，以及II所述沟道宽度参数限定一范围，工具在不改变所述封装布局的情况下基于一个或多个功率标准，在所述范围内使所述沟道宽度在所述最大驱动器尺寸和所述最小驱动器尺寸之间变化；B在最优化期间利用所述工具调整一个或多个所述单元的所述沟道宽度参数；以及C将所述沟道宽度参数最终定下来，从而创建所述集成电路的最终设计。18根据权利要求17所述的方法，其中I一个或多个所述单元进一步包括一个或多个性能标准，以及II所述工具最优化所述一个或。
9、多个性能标准。19根据权利要求17所述的方法，其中，在调整A一个或多个所述单元的功率消耗量、B一个或多个所述单元的性能、或III一个或多个所述单元的所述功率消耗量和所述性能这两者的组合时，一个或多个所述单元的一个或多个查询表对所述工具进行约束。20根据权利要求19所述的方法，其中，所述查询表包括一个或多个所述单元的多个功率消耗量和多个性能。权利要求书CN102346792ACN102346812A1/7页4用于功率最优化的精细沟道宽度技术领域0001本发明一般涉及集成电路设计，更具体地，涉及为功率最优化实施精细粒度，GRANULAR沟道宽度的方法和/或设备。背景技术0002由于与损失功率相关的。
10、成本，所以互补金属氧化物半导体CMOS集成电路IC功率减小是重要的。功率相关的产品成本即，在为了应对高温环境的功率耗散能力方面和功率相关的操作成本这两者在市场中变得分化DIFFERENTIATION。数字CMOSIC中的功耗被考虑为静态即，功耗持续而与系统活动无关或动态即，仅在开关行为发生时消耗功率。在常规数字CMOS工艺中的静态功耗通常是未充当理想开关的晶体管的结果。该晶体管难以完全截止。该晶体管保持部分导通，并因此允许漏电流流动。漏电流导致功率的持续浪费。0003可通过针对晶体管使用不同的开关阈值即，晶体管的“VT”来减少静态功耗。具有较高VT的晶体管会具有较差性能即，该晶体管导通较慢，并。
11、在导通时具有较小的驱动电流。然而，具有较高VT的晶体管在截止时具有较少的功率泄漏。具有不同VT值的多个库允许设计者构建具有目标性能/功率权衡的IC。如果该多个库在其它方面相同即，对于相同功能的不同VT版本，管脚连接在相同位置，则该库被称为封装布局FOOTPRINT兼容。0004期望实施一种精细沟道宽度的方法和/或设备，用于功率最优化。发明内容0005总体而言，本发明涉及记录了具有一个或多个单元的单元库的存储介质，该存储介质可由计算机读取并可被计算机用来设计集成电路。该一个或多个单元可具有物理尺寸参数和沟道宽度参数。物理尺寸参数可以是该一个或多个单元的封装布局。沟道宽度参数可具有最小驱动器尺寸和。
12、最大驱动器尺寸。沟道宽度参数可限定一范围，在集成电路的设计流程期间，工具可在不改变封装布局的情况下基于一个或多个功率标准，在该范围内使沟道宽度在最大驱动器尺寸和最小驱动器尺寸之间变化。0006本发明的目的、特性和优点可包括为功率最优化提供精细沟道宽度，其可以I允许使用精细沟道宽度的加工独立方法FOUNDRYINDEPENDENTAPPROACH，以使性能和功率最优化，II允许设计具有最大驱动器尺寸、最小驱动器尺寸以及多个中间驱动器尺寸的单元，同时通常保持在设计准则检查DRC参数内，III允许将单元设计为以最小驱动器尺寸、最大驱动器尺寸和中间驱动器尺寸的功率和性能为特征，IV创建查询表，使得可利。
13、用任何最终驱动器尺寸估计功率和性能，V提供经受得住跨功率和性能范围的大粒度单元的工具，VI在功率和性能中移除阻碍区域中漏泄最优化LEAKAGEINPLACEOPTIMIZATIONLIPO工具进行最优化工作的大阶跃函数，VII注释信息，在LIPO工具针对最佳功率/性能权衡估计正确驱动器尺寸之后，该信息用于以适当的扩散OD面积说明书CN102346792ACN102346812A2/7页5和器件宽度重新定义单元，VIII允许在设计流程中的任何点进行器件宽度修正，IX引入以动态功率降低为目的的能力，经由在设计流程晚期中具有零的正松弛回收POSITIVESLACKRECOVERY以使设计影响最小化，。
14、和/或X当适合于该应用时，引入以静态或动态功率回收为目标的能力。附图说明0007本发明的这些和其它目的、特征和优点将根据下面详细描述和所附权利要求及附图而显而易见，其中0008图1是针对具有VT和沟道长度变化量的四个单元的示例性布局的图示；0009图2是1X单元、2X单元以及沟道宽度缩放SCALED的1X单元基于2X单元封装布局的实施例的图示；0010图3是根据本发明优选实施方式的三个单元的实施例的图示；0011图4是单元结构的实施例的图示；0012图5是用于单元的功率参数和性能参数的查询表的实施例的图示；以及0013图6是在设计集成电路中使用精细沟道宽度来最优化功率的方法的流程图。具体实施方。
15、式0014通过使用不同的晶体管沟道长度可减少静态功耗。为了使具有不同沟道长度的库封装布局兼容，可以将这些库全部设计为最大沟道长度的尺寸。可创建提供了数个例如，三个以上沟道长度选项和/或数个例如，三个以上VT选项的单元库，其可具有相同封装布局以容许电力减小和精确性能/功率最优化。0015参考图1，示出了图解具有VT和沟道长度变化量的多个单元100A100D的图示。每个单元或设备100A100D均可实现倒相单元。单元100A100D可包括区域或电路102、区域或电路104、区域或电路106、区域或电路110、区域或电路112、区域或电路114、以及区域或电路116。单元100A和100B可包括区域。
16、或电路108A。单元100C和100D可包括区域或电路108B。单元100B和100D可包括区域或电路118。区域102可以是连接到每个单元100A100D的漏极部分的VDD电源迹线TRACES。区域104可以是建立每个单元100A100D的P型晶体管的源极和漏极的P扩散区。区域106可以是每个单元100A100D的N扩散阱部分。区域108A可以是每个单元100A和100B的栅极部分。区域108B可以是每个单元100C和100D的宽栅极部分。区域110可以是连接到每个单元100A100D的栅极108A或108B的栅极触点迹线。区域112可以是每个单元100A100D的输出端子。区域114可以是。
17、建立每个单元100A100D的N型晶体管的源极和漏极的N扩散区。区域116可以是连接到每个单元100A100D的源极部分的VSS电源迹线。区域118可以是每个单元100B和100D的VT注入区IMPLANTREGIONS。0016单元100A一般地示出了提供最小沟道长度、正常VT倒相单元的布局。单元100B一般地提供最小沟道长度、具有VT注入区118的高VT倒相单元。单元100C一般地提供了示出了具有宽晶体管栅极108B的扩展沟道长度、正常VT倒相单元的示例性布局。单元100D一般地提供了示出了具有宽晶体管栅极108B的扩展沟道长度、并具有VT注入区118的高VT倒相单元的示例性布局。说明书C。
18、N102346792ACN102346812A3/7页60017由于技术迁移到越来越小的尺寸并且相关设计规则变得更具限制性，因此提供封装布局兼容、沟道长度缩放的库变得更加困难。本发明的一些实施方式可提供在正常单元中限定精细沟道宽度GCW器件的方法论。在集成电路设计中，GCW器件可用来最优化功率和性能。一些实施方式也一般地描述使单元的GCW缩放版本的限定和使用自动化的方法。一些实施方式也可提供定义和创建可放置在现有的定线芯片级数据库ROUTEDCHIPLEVELDATABASE中的GCW单元的工艺规程。GCW单元可用于使静态和/或动态功率回收最大化。0018晶体管尺寸可内建到IC设计师使用的单元。
19、库。设计工具可在最小化功率的同时最优化性能。针对特定应用的性能说明书经常建议选择使用了较小晶体管的功能单元。该性能说明书也可包括减小的芯片面积。单元库可定义单位尺寸例如，1X标准倒相器的尺寸的P沟道晶体管和N沟道晶体管。并联的多个晶体管可用来获得更高驱动强度例如，性能。可经常通过使用较少的并联晶体管实现使用较小晶体管的单元。0019可通过减小沟道宽度而非减少并联晶体管的数量来实现较小驱动单元。如果该库在其它方面大体上相同例如，针对不同的沟道宽度，管脚连接可在相同位置并且物理尺寸可以是相似的，则该库一般地被称为“封装布局兼容”。封装布局兼容的单元可轻易地在直到并包括设计流程的最后阶段的任何位置交。
20、换，从而满足性能和功率目的。0020参考图2，示出单元140、160和180的框图。单元或设备140可以是1X驱动倒相单元。单元或设备160可以是2X驱动倒相单元。单元或设备180可以是1X驱动倒相单元。单元140可包括区域或电路142、区域或电路144、区域或电路146、区域或电路148、区域或电路150、区域或电路152、区域或电路154和区域或电路156。区域142可以是连接到单元140的漏极部分的VDD电源迹线。区域144可以是建立单元140的P型晶体管的源极和漏极的P扩散区。区域146可以是单元140的N扩散阱部分。区域148可以是单元140的栅极部分。区域150可以是连接到单元14。
21、0的栅极部分148的栅极触点。区域152可以是单元140的输出端子。区域154可以是建立单元140的N型晶体管的源极和漏极的N扩散区。区域156可以是连接到单元140的源极部分的VSS电源迹线。0021单元160可包括区域或电路162、区域或电路164、区域或电路166、区域或电路168、区域或电路170、区域或电路172、区域或电路174和区域或电路176。区域162可以是连接到单元160的漏极部分的VDD电源迹线。区域164可以是建立单元160的P型晶体管的源极和漏极的P扩散区。区域166可以是单元160的N扩散阱部分。区域168可以是单元160的栅极部分。区域170可以是连接到单元160。
22、的栅极部分168的栅极触点。区域172可以是单元160的输出端子。区域174可以是建立单元160的N型晶体管的源极和漏极的N扩散区。区域176可以是连接到单元160的源极部分的VSS电源迹线。0022单元180一般地包括基于单元160封装布局的沟道宽度缩放1X的驱动器单元。单元180可包括区域或电路182、区域或电路184、区域或电路186、区域或电路188、区域或电路190、区域或电路192、区域或电路194和区域或电路196。区域182可以是连接到单元180的漏极部分的VDD电源迹线。区域184可以是建立单元180的P型晶体管的源极和漏极的P扩散区。区域186可以是单元180的N扩散阱部分。
23、。说明书CN102346792ACN102346812A4/7页7区域188可以是单元180的栅极部分。区域190可以是连接到单元180的栅极部分188的栅极触点。区域192可以是单元180的输出端子。区域194可以是建立单元180的N型晶体管的源极和漏极的N扩散区。区域196可以是连接到单元180的源极部分的VSS电源迹线。0023单元180示出了在扩散区184上方并在扩散区194下方的空间。沟道宽度缩放布局可具有与单元140相似的性能和漏泄特性，但可以与单元160封装布局兼容例如，可具有相同物理尺寸和管脚位置。因此，只要性能和功率标准大体上相称，则单元180和单元160可在最终IC设计的布。
24、局中相互交换。0024参考图3，根据本发明优选实施例示出了单元250A250C的框图。单元250A可实施为2X驱动倒相器单元。单元250B可实施为基于单元250A封装布局的15X驱动倒相器单元。单元250C可实施为基于单元250A封装布局的1X驱动倒相器单元。单元250A250C可包括区域或电路252、区域或电路256、区域或电路258、区域或电路260以及区域或电路264。单元250A可包括区域或电路254A和区域或电路262A。单元250B可包括区域或电路254B和区域或电路262B。单元250C可包括区域或电路254C和区域或电路262C。0025区域252可以是连接到每个单元250A2。
25、50C的漏极部分的VDD电源迹线。区域254A254C可以是建立每个单元250A250C的P型晶体管的源极和漏极的P扩散区。区域256可以是每个单元250A250C的栅极部分。区域258可以是连接到每个单元250A250C的栅极部分256的栅极触点。区域260可以是每个单元250A250C的输出端子。区域262A262C可以是建立每个单元250A250C的N型晶体管的源极和漏极的N扩散区。区域264可以是连接到单元250A250C的源极部分的VSS电源迹线。通常，单元250A250C之间的差异可以是区域单元262A262C和区域254A254C的OD面积以及所导致的单元250A250C功率/性。
26、能分布。0026参考图4，示出单元结构300的实施例的框图。该单元可以是单元100A100D、140、160、180和/或250A250C中的任何一个或多个。结构300通常包括参数或标准310、参数或标准320、参数或标准330、查询表或标准340、查询表或标准350以及参数或标准360。结构300可与块或电路362以及块或电路364关联。参数310可定义为结构300的沟道宽度参数例如，区域254A和/或262A的宽度。参数320可定义为沟道宽度参数310的最小驱动器尺寸。参数330可定义为沟道宽度参数310的最大驱动器尺寸。查询表340可存储结构300的功率标准。查询表350可存储结构300。
27、的性能标准例如，传播延迟、上升时间、下降时间等。参数360可定义为结构300的物理尺寸参数。参数360一般地定义结构300的封装布局。块362可包括非暂时性存储介质。块364可包括计算机。0027结构300可在单元库内定义，并且该单元库可记录在计算机364可读的存储介质362上。结构300可用来设计集成电路。结构300可具有两个以上参数，其包括但不限于物理尺寸参数360和沟道宽度参数310。沟道宽度参数310可包括最大驱动器尺寸330和最小驱动器尺寸320。可通过工具例如，被配置为设计集成电路的计算机程序使扩散区例如，扩散区254A254C和/或262A262C的沟道宽度在最大驱动器尺寸330。
28、和最小驱动器尺寸320之间变化。在集成电路的设计流程期间，该工具可基于查询表340的一个或说明书CN102346792ACN102346812A5/7页8多个功率标准、查询表350的一个或多个性能标准或两者的组合来改变沟道宽度参数310。如结合图5进一步示出的，结构300可包括描述，该描述包括查询表340和/或350的一个或多个性能标准和功率标准。单元的沟道宽度可包括扩散区OD，该扩散区可变化以满足特别应用的驱动强度。物理尺寸参数360可包括用于结构300的封装布局，使得该封装布局可以不依赖于结构300的沟道宽度的任何变化而保持相同。由于结构300的封装布局可保持相同，因此在设计流程中任何点可。
29、以针对不同沟道宽度单元交换结构300。可在单元被放置和定线ROUTED之前或之后交换该单元。0028参考图5，示出了查询表340和350的实施例的图示。查询表340通常包括多个参数或标准340A340N。参数340A340N可定义为形成查询表340的多个不同功率标准。可在结构300的描述中定义参数340A340N的值。查询表350通常包括多个参数或标准350A350N。参数350A350N可定义为形成查询表350的多个不同的性能标准。可在结构300的描述中定义参数350A350N的值。在集成电路的设计流程期间，设计工具可使用查询表340和/或查询表350以最优化单元的功率消耗量和/或性能。00。
30、29参考图6，示出图解用于示例性电路设计流程的过程或方法400的流程图。过程400通常包括步骤或状态410、步骤或状态420、步骤或状态430、步骤或状态440、步骤或状态450、步骤或状态460和步骤或状态470。步骤410可将针对高性能目标的时序限制和寄存器传输级RTL设计复制到一个或多个设计工具。可通过计算机364执行设计工具。步骤420可将单元库复制到设计工具。步骤430可将GCW单元列表复制到设计工具。步骤440可将来自步骤410430的输入用于针对高性能目标的静态时序分析、门级综合、放置和定线、以及最优化。步骤450可将时序限制改变到低目标性能、向设计工具呈现GCW单元，并执行针对。
31、低性能目标产品的区域中漏泄最优化LIPO流程。步骤460可向设计工具呈现GCW单元，并针对高性能目标产品执行用于最终单元最优化的LIPO流程。步骤470可根据在步骤450和/或步骤460中确定的单元最优化来固定GCW单元的沟道宽度。LIPO可以是时序驱动的漏泄功率减小过程。在LIPO中，在静态时序分析STA中具有足够时序余量的路径可在逻辑路径中使单元交换为相同功能性的较低功率版本。在LIPO处理之后，该设计可实现较低的功率并且由于该低功率单元通常慢于被替代的单元因此具有较小的时序余量。0030通常，对于在LIPO期间可精细缩放哪些单元和单元内器件的限定可以是步骤420和430的一部分。在实施例。
32、中，普通组合门电路可以是最优化的候选，而复杂的双稳态多谐振荡器可能不是最优化的候选。复杂的双稳态多谐振荡器的特征时间可能较高，并且在其中允许精细缩放的器件数量可能较低例如，仅输出驱动器。0031对于被标识为能够LIPO最优化的每个精细沟道宽度单元，可根据单元例如250A250C来构造布局。结果，最小驱动器尺寸、最大驱动器尺寸和多个中间驱动器尺寸可以是完全的DRCDRCCLEAN。对于器件宽度变化量，在OD面积变化时应大体上保持普通PN沟道宽度比。可在最小尺寸和最大尺寸分别例如单元250C和单元250A上进行特性化。在最小驱动器尺寸和最大驱动器尺寸之间可利用多个中间驱动器尺寸。可利用用于LIPO。
33、、足够的功率/性能/容量信息创建一个或多个查询表模型例如，在图5中所示的查询表340和/或350。可利用余量对查询表340和/或350中的数据进行防护带防护GUARDBANDED，从而解决由于更改OD面积时布局应力效应改变所导致的不精确。说明书CN102346792ACN102346812A6/7页90032在执行LIPO时例如，通过计算机364，LIPO可知晓查询表340和/或350中的缩放信息，以便针对每个GCW可缩放单元确定用于功率/性能的最佳沟道宽度、沟道长度、和/或阈值电压。使用一个或多个查询表340和/或350，LIPO的结果可以是I针对非GCW单元的封装布局兼容单元交换信息，以及。
34、II所推荐的针对GCW单元的沟道宽度、沟道长度和/或阈值电压，从而提供最优功率/性能权衡。0033上述的方法论可用于片上系统SOC开发，从而向着设计周期结束来最优化功率/性能。本发明的方法论也可用来将高性能设计迁移到较低性能目标而维持定线芯片级数据库。可针对多重性能/功率目标设计一些产品。因此，相同软件可用于最终产品，然而不会由于针对较高性能低容量应用的设计使高容量、低性能应用过载。0034在实施例例如，磁盘驱动存储产业中，读取沟道IC和硬盘控制器IC可要求相同功能性。然而，商用产品可能需要其性能是消费类电池供电笔记本计算机产品的两倍。通常，相对于消费类产品的商用产品考虑可使用多个开发成果。每。
35、个产品市场均可为目标市场产品利用固定开发成本。可替换地，可迫使较低性能应用承担由较高性能应用导致的额外功率开销。然而，利用GCW单元，可证明能够允许单个开发成本受杠杆作用LEVERAGED以便进入附加产品细分PRODUCTSEGMENTS的流程。使用GCW单元产生的最优化可避免通常限制LIPO效率的大VT型阶跃函数。0035沟道宽度缩放库可相似于使用许多并联、小宽度晶体管的库。然而，GCW缩放库针对多产品开发的使用可提供具有不同性能/功率能力的功能相似产品。本发明的一些实施方式在加工期间除了允许静态功率回收之外还可允许动态功率回收。一些实施方式可能对于封装布局兼容的沟道长度缩放可能比40NM技。
36、术更有挑战性的28纳米NM技术也是有意义的。一些实施方式也可在动态功率减小和扩展的静态功率减小中提供新的分化能力。一些实施方式也可将高精细FINEGRAINED解决方案添加到现有LIPO工具。一些实施方式也可扩展LIPO和相似工具，从而允许经由位置固定优化来减小动态功率损失。一些实施方式可结合现有产品，或针对小幅增加开发成本实现多市场产品开发。0036正如对于相关领域技术人员显而易见的，由附图1至附图6的图示执行的功能可使用根据本说明书的教导编程的以下项中的一个或多个来实现常规通用处理器、数字计算机、微处理器、微控制器、RISC精简指令集计算机处理器、CISC复杂指令集计算机处理器、SIMD单。
37、指令多数据处理器、信号处理器、中央处理单元CPU、算术逻辑单元ALU、视频数字信号处理器VDSP和/或相似计算机器。正如对于相关领域技术人员同样显而易见的，熟练的程序员可基于本公开的教导容易配备适当的软件、固件、编码、例程、指令、操作码、微码和/或程序模块。一般通过机器实施的一个或多个处理器从介质或若干介质执行该软件。0037如在本文中所描述的，本发明也可通过配备ASIC特定用途集成电路、平台ASIC、FPGA现场可编程门阵列、PLD可编程逻辑器件、CPLD复杂可编程逻辑器件、海量门数门海，SEAOFGATES、RFIC射频集成电路、ASSP专用标准产品实施，或通过使常规组件电路的适当网络互联。
38、来实施，其更改对于本领域技术人员容易地显而易见。0038本发明的元件可形成器件、单元、部件、系统、机器和/或设备中一个或多个的部分或全部。该器件可包括但不限于服务器、工作站、存储阵列控制器、存储系统、个人计算机、膝上计算机、笔记本计算机、掌上计算机、个人数字助理、便携电子装置、电池供电装说明书CN102346792ACN102346812A7/7页10置、机顶盒、译码器、解码器、转码器、压缩器、解压缩器、预处理器、后处理器、发射机、接收机、收发机、密码电路、蜂窝电话、数字照相机、定位和/或导航系统、医疗器材、平视显示器HEADSUPDISPLAYS、无线器件，录音、存储和/或重放装置，录像、存。
39、储和/或重放装置、游戏平台、外围设备和/或多芯片模块。相关领域技术人员会理解本发明的元件可在其它类型的器件中实施，从而满足特别应用的标准。0039尽管参考本发明的优选实施例具体地示出和描述了本发明，但本领域技术人员应当理解在不背离本发明范围的情况下可在形式和细节上做出各种改变。说明书CN102346792ACN102346812A1/6页11图1说明书附图CN102346792ACN102346812A2/6页12图2说明书附图CN102346792ACN102346812A3/6页13图3说明书附图CN102346792ACN102346812A4/6页14图4说明书附图CN102346792ACN102346812A5/6页15图5说明书附图CN102346792ACN102346812A6/6页16图6说明书附图CN102346792A。