《检测不合理元器件摆放约束的方法与装置.pdf》由会员分享，可在线阅读，更多相关《检测不合理元器件摆放约束的方法与装置.pdf（14页珍藏版）》请在专利查询网上搜索。
1、10申请公布号CN102054080A43申请公布日20110511CN102054080ACN102054080A21申请号200910211391022申请日20091030G06F17/5020060171申请人新思科技上海有限公司地址200050上海市长宁区长宁路1027号兆丰广场14层18层72发明人幸波石国语74专利代理机构北京律盟知识产权代理有限责任公司11287代理人刘国伟54发明名称检测不合理元器件摆放约束的方法与装置57摘要本发明提供一种自动检测用户自定义的不合理RP约束的方法与装置，其中该检测方法包含分别产生一基准集成电路设计与一自定义集成电路设计，该自定义集成电路设计较。
2、该基准集成电路设计加入了至少一用户自定义的元器件摆放约束；将该基准集成电路设计与该自定义集成电路设计相比较，以一判断标准找出该自定义集成电路设计中所有较基准集成电路设计中对应路径变差的路径；然后找出该变差路径上所有属于该至少一用户自定义的元器件摆放约束定义的元器件，从而找到该至少一用户自定义的元器件摆放约束中不合理的元器件摆放约束。本发明具有检测结果准确、检测效率高，设计结果更符合预期的优点。51INTCL19中华人民共和国国家知识产权局12发明专利申请权利要求书2页说明书6页附图5页CN102054087A1/2页21一种检测不合理的元器件摆放约束的方法，其特征在于包含如下步骤产生一基准集成。
3、电路设计；产生一自定义集成电路设计，其较该基准集成电路设计加入了至少一用户自定义的元器件摆放约束；将该基准集成电路设计与该自定义集成电路设计相比较，以一判断标准找出该自定义集成电路设计中所有较该基准集成电路设计中对应路径变差的路径；及找出该变差路径上所有由该至少一用户自定义的元器件摆放约束设置的元器件，从而找到该至少一用户自定义的元器件摆放约束中不合理的元器件摆放约束。2根据权利要求1所述的检测不合理的元器件摆放约束的方法，其特征在于其中该产生一基准集成电路设计步骤进一步包含接收由一前期设计流程生成的一基准门级网表；及对该基准门级网表继续一后期设计流程得到该基准集成电路设计。3根据权利要求2所。
4、述的检测不合理的元器件摆放约束的方法，其特征在于其中该产生一自定义集成电路设计步骤进一步包含接收该至少一用户自定义的元器件摆放约束；接收由该前期设计流程生成的该基准门级网表；基于该至少一用户自定义的元器件摆放约束与该基准门级网表生成一自定义门级网表；及对该自定义门级网表继续该后期设计流程得到该自定义集成电路设计。4根据权利要求2或3之一所述的检测不合理的元器件摆放约束的方法，其特征在于其中该后期设计流程可以是集成电路设计中后端设计步骤中的任意步骤。5根据权利要求4所述的检测不合理的元器件摆放约束的方法，其特征在于其中该任意步骤可以是元器件摆放优化步骤及其之前的所有后端设计步骤、或时钟树建立和优。
5、化步骤及其之前的所有后端设计步骤、或连线优化步骤及其之前的所有后端设计步骤。6根据权利要求1所述的检测不合理的元器件摆放约束的方法，其特征在于其中该判断标准是该基准集成电路设计与该自定义集成电路设计中对应路径的时间余量，其中时间余量的值越小表示路径越差。7根据权利要求1所述的检测不合理的元器件摆放约束的方法，其特征在于其中该判断标准是该基准集成电路设计与该自定义集成电路设计中对应路径的实际长度，其中该实际长度的值越大表示路径越差。8根据权利要求1所述的检测不合理的元器件摆放约束的方法，其特征在于其中该判断标准是该基准集成电路设计与该自定义集成电路设计中对应路径上的电容值，其中该电容值越大表示路。
6、径越差。9根据权利要求1所述的检测不合理的元器件摆放约束的方法，其特征在于其中该判断标准是该基准集成电路设计与该自定义集成电路设计中对应路径上的元器件的数目，其中数目越大表示路径越差。10一种检测不合理的元器件摆放约束的装置，其特征在于包含一基准集成电路设计生成器，产生一基准集成电路设计；一自定义集成电路设计生成器，产生一自定义集成电路设计，其较该基准集成电路设权利要求书CN102054080ACN102054087A2/2页3计加入了至少一用户自定义的元器件摆放约束；一比较器，与该基准集成电路设计生成器及该自定义集成电路设计生成器相连接；将该基准集成电路设计与该自定义集成电路设计相比较，以一。
7、判断标准找出该自定义集成电路设计中所有较基准集成电路设计中对应路径的变差路径；及一定位器，与该计较器相连接并接收该比较器的比较结果，找出该变差路径上所有由该至少一用户自定义的元器件摆放约束设置的元器件，从而定位找到该至少一用户自定义的元器件摆放约束中不合理的元器件摆放约束。11根据权利要求10所述的检测不合理的元器件摆放约束的装置，其特征在于其中该基准集成电路设计生成器进一步包含一第一接收器，接收一前期设计流程生成的一基准门级网表；及一基准后端设计器，对该基准门级网表进行一后期设计流程从而得到该基准集成电路设计。12根据权利要求11所述的检测不合理的元器件摆放约束的装置，其特征在于其中该自定义。
8、集成电路设计生成器进一步包含一第二接收器，接收该至少一用户自定义的元器件摆放约束及该基准门级网表；一自定义门级网表生成器，基于该基准门级网表与该至少一用户自定义的元器件摆放约束生成一自定义门级网表；及一自定义后端设计器，与该基准后端设计器同步；对该自定义门级网表进行该后期设计流程得到该自定义集成电路设计。13根据权利要求11或12之一所述的检测不合理的元器件摆放约束的装置，其特征在于其中该后期设计流程可以是集成电路设计中后端设计步骤中的任意步骤。14根据权利要求13所述的检测不合理的元器件摆放约束的装置，其特征在于其中该任意步骤可以是元器件摆放优化步骤及之前的所有后端设计步骤、或时钟树建立和优。
9、化步骤及之前的所有后端设计步骤、或连线优化步骤及之前的所有后端设计步骤。15根据权利要求10所述的检测不合理的元器件摆放约束的装置，其特征在于其中该判断标准是该基准集成电路设计与该自定义集成电路设计中对应路径的时间余量，其中时间余量的值越小表示路径越差。16根据权利要求10所述的检测不合理的元器件摆放约束的装置，其特征在于其中该判断标准是该基准集成电路设计与该自定义集成电路设计中对应路径的实际长度，其中该实际长度的值越大表示路径越差。17根据权利要求10所述的检测不合理的元器件摆放约束的装置，其特征在于其中该判断标准是该基准集成电路设计与该自定义集成电路设计中对应路径上的电容值，其中该电容值越。
10、大表示路径越差。18根据权利要求10所述的检测不合理的元器件摆放约束的装置，其特征在于其中该判断标准是该基准集成电路设计与该自定义集成电路设计中对应路径上的元器件的数目，其中元器件的数目越大表示路径越差。权利要求书CN102054080ACN102054087A1/6页4检测不合理元器件摆放约束的方法与装置技术领域0001本发明是关于一种检测用户对元器件摆放的不合理约束的方法与装置，尤其是关于一种自动检测集成电路INTEGRATEDCIRCUIT，IC设计中用户自定义的不合理的元器件摆放约束的方法与装置。背景技术0002在IC设计中，通常依用户的需求设计工具会按其默认的设置进行操作。以元器件的。
11、摆放为例，较普遍的设计方法如图1所示。首先在一前端设计的步骤700中生成一门级网表，然后经后端设计的摆放优化步骤701、时钟树建立与优化步骤702和连线优化步骤703等后端设计流程得到最终的IC设计结果。该设计方法简便快捷，然在很多情况下，用户认为设计工具的默认设计不能涵盖一些特别的需要，希望能根据自己的需求判断加入一些特殊的约束以寻求获得更接近预期的设计结果。0003为满足上述需求，图2所示是一种可供用户自定义的IC设计方法。在前端设计的步骤710中以默认设置生成一门级网表；在步骤711中接收用户自定义的元器件摆放约束，在步骤712中将其与默认设置生成的门级网表一并输入自定义的门级网表生成装。
12、置，如编译器中；由该编译器生成带有用户自定义的元器件摆放约束的门级网表。接着进入后端设计流程，经摆放优化步骤713、时钟树建立与优化步骤714，及连线优化步骤715等得到最终的IC设计结果。通过该可自定义的IC设计工具，用户可加入自定义的元器件摆放约束来控制设计的集成电路中的元器件以一种预期的排列方式组合在一起放置，希望藉此获取更优异的设计结果。但实际上，在很多情况下用户自定义的元器件摆放约束并不会全部起到改善作用，其中甚至可能会有一部分不合理的约束导致设计结果的恶化。然而，一直以来业界的设计工具并没有对用户的这部分自定义约束提供甄别功能，用户只能凭自己的经验判断是否加入了不合理的约束，并手动。
13、检出；因而难以保证理想的设计结果和设计效率。0004鉴于上述原因，现有的IC设计方法与装置仍需进一步完善，如何自动检测出用户自定义的不合理的元器件摆放约束具有极大的商业价值。发明内容0005本发明致力于提供一种自动检测IC设计中用户自定义的不合理的元器件摆放约束的方法与装置，其在满足用户自定义需求的同时，可避免用户盲目设置造成的设计结果恶化。0006本发明提供一种检测不合理的元器件摆放约束的方法，包含如下步骤产生一基准集成电路设计；产生一自定义集成电路设计，其较该基准集成电路设计加入了至少一用户自定义的元器件摆放约束；将该基准集成电路设计与该自定义集成电路设计相比较，以一判断标准找出该自定义集。
14、成电路设计中所有较基准集成电路设计中对应路径变差的路径；及找出该变差路径上所有属于该至少一用户自定义的元器件摆放约束定义的元器件，从而找到该至少一用户自定义的元器件摆放约束中不合理的元器件摆放约束。说明书CN102054080ACN102054087A2/6页50007在一实施例中，该产生一基准集成电路设计步骤进一步包含由一前期设计流程生成一基准门级网表；对该基准门级网表继续一后端设计流程得到该基准集成电路设计。该产生一自定义集成电路设计步骤进一步包含接收该至少一用户自定义的元器件摆放约束；由该至少一用户自定义的元器件摆放约束与该基准门级网表生成一带有用户自定义的元器件摆放约束的门级网表；对该。
15、带有用户自定义的元器件摆放约束的门级网表继续该后端设计流程得到该自定义集成电路设计。该后期设计流程可以是集成电路设计中后端设计步骤中的任意步骤，该任意步骤可以是元器件摆放优化步骤及之前的所有后端设计步骤、或时钟树建立和优化步骤及之前的所有后端设计步骤、或连线优化步骤及之前的所有后端设计步骤。该判断标准是该基准集成电路设计与该自定义集成电路设计中对应路径的时间余量，其中时间余量的值越小表示路径越差。该判断标准是该基准集成电路设计与该自定义集成电路设计中对应路径的实际长度，其中该实际长度的值越大表示路径越差；或是该基准集成电路设计与该自定义集成电路设计中对应路径上的电容值，其中该电容值越大表示路径。
16、越差；或是该基准集成电路设计与该自定义集成电路设计中对应路径上的元器件的数目，其中数目越大表示路径越差。0008对应本发明的方法，本发明还提供一种检测不合理的元器件摆放约束的装置。该检测不合理的元器件摆放约束的装置包含一基准集成电路设计生成器，产生一基准集成电路设计；一自定义集成电路设计生成器，产生较该基准集成电路设计加入了至少一用户自定义的元器件摆放约束的一自定义集成电路设计；一比较器，与该基准集成电路设计生成器与该自定义集成电路设计生成器相连接，并接收该基准集成电路设计与该自定义集成电路设计；将该基准集成电路设计与该自定义集成电路设计相比较，以一判断标准找出该自定义集成电路设计中所有较基准。
17、集成电路设计中对应路径的变差路径；及一定位器，与该计较器相连接并接收该比较器的比较结果；及找出该变差路径上所有由该至少一用户自定义的元器件摆放约束设置的元器件，从而找到该至少一用户自定义的元器件摆放约束中不合理的元器件摆放约束。0009在一实施例中，该基准集成电路设计生成器进一步包含一第一接收器，接收一前期设计流程生成的一基准门级网表；一基准后端设计器，对该基准门级网表继续一后端设计流程从而得到该基准集成电路设计。该自定义集成电路设计生成器进一步包含一第二接收器，接收该至少一用户自定义的元器件摆放约束与该前期设计流程生成的基准门级网表；一自定义门级网表生成器，将该基准门级网表与该至少一用户自定。
18、义的元器件摆放约束生成一带有用户自定义的元器件摆放约束的门级网表；及一自定义后端设计器，与该基准后端设计器同步；对该带有用户自定义的元器件摆放约束的门级网表继续该后端设计流程得到该自定义集成电路设计。0010本发明较现有技术可自动检出用户自定义的不合理的元器件摆放约束，检测结果不必依赖用户的经验，因而不会错检、漏检；进而使用户自定义的元器件摆放约束的优化作用最大化，设计结果更符合预期，设计效率高。附图说明0011图1是一未加入用户自定义的元器件摆放约束的IC设计方法的流程图；0012图2是一加入用户自定义的元器件摆放约束的IC设计方法的流程图；说明书CN102054080ACN10205408。
19、7A3/6页60013图3是一根据本发明的自动检测用户自定义的不合理的元器件摆放约束的方法的流程图；0014图4是根据本发明一实施例的自动检测用户自定义的不合理RP约束的方法的流程图；0015图5是根据本发明的一实施例获得的一基准IC设计的示意图；0016图6是根据本发明的一实施例获得的一自定义IC设计的示意图；0017图7是根据本发明的一自动检测用户自定义的不合理的元器件摆放约束的装置的结构框图；0018图8是根据本发明一实施例的基准IC设计生成器的结构框图；0019图9是根据本发明一实施例的自定义IC设计生成器的结构框图。具体实施方式0020为便于更好的理解本发明的精神，以下结合本发明的优。
20、选实施例对其作进一步说明。0021本发明提供一种自动检测IC设计中用户自定义的不合理的元器件摆放约束的方法与装置。0022如图3所示，在一实施例中本发明的自动检测IC设计中用户自定义的不合理元器件摆放约束的方法，以路径PATH的好坏作为评价标准。首先在步骤10生成一个基准IC设计，其元器件摆放约束完全是基于设计工具的默认设置。在步骤11生成一个自定义IC设计，该自定义IC设计较该基准IC设计加入了至少一用户自定义的元器件摆放约束。在步骤12中将该基准IC设计与该自定义IC设计相比较，根据一判断标准找出该自定义IC设计中所有较该基准IC设计中对应的路径变差的路径。接着在步骤13，找出自定义IC设。
21、计中变差路径上所有由该用户自定义的元器件摆放约束设置的元器件；如此即可定位找到对应的用户自定义的不合理的元器件摆放约束。0023根据本发明的自动检测用户自定义的不合理的元器件摆放约束的方法，其中路径好坏的判断标准根据实际情况可以有多种选择。例如，比较基准IC设计与自定义IC设计中对应路径上的时间余量TIMINGSLACK值，其中时间余量的值越小表示路径越差。例如，比较基准IC设计与自定义IC设计中对应路径的实际长度，其中路径的长度越大表示路径越差。再例如，比较基准IC设计与自定义IC设计中对应路径上的电容值，其中电容越大表示路径越差。或例如，比较基准IC设计与自定义IC设计中相应路径上的元器件。
22、的数目，元器件的数目越大表示路径越差。0024具体的，如图4所示，根据本发明的一实施例，在一IC设计方法中，用户可通过设置自定义的元器件相关摆放RP，RELATIVEPLACEMENT约束，预期获得的IC设计中元器件按该自定义RP约束的排列方式组合放置在一起。0025首先在步骤20，需要分别建立一个按系统默认设置进行元器件摆放的基准IC设计和一个加入了用户自定义的RP约束的自定义IC设计。其中建立该未加入用户自定义的RP约束的基准IC设计包含在步骤200接收在一前期的前端设计流程中依默认设置获得的一基准门级网表；在步骤201对该基准门级网表进行一后续的后端设计流程。而建立该加入了用户自定义的R。
23、P约束的自定义IC设计包含在步骤202接收用户自定义的RP约束说明书CN102054080ACN102054087A4/6页7与该基准门级网表，在步骤203将该由前期设计生成的基准门级网表与用户自定义的RP约束一并输入相应的IC设计工具中，如IC编译器COMPILER进行编译，从而基于该基准门级网表与用户自定义的RP约束产生一自定义门级网表；接着在步骤204对该自定义门级网表进行后续的后端设计流程。0026当然该基准门级网表与自定义门级网表所继续的后端设计流程必须是相同的，以保证基准IC设计与自定义IC设计的可比性。在实际应用中，该基准IC设计与自定义IC设计可以是集成电路设计中后端设计流程中。
24、任意一个相同步骤后的结果，如可以是经过摆放优化步骤之后的设计结果、时钟树建立与优化步骤之后的设计结果，及连线优化步骤之后的设计结果；在摆放优化步骤中可以在基本的摆放和优化之后，也可以是在多次摆放优化之后。用户可根据需要随意自一后端设计流程中选择设计结果比较。本实施例中，用户是在得到相应的基准门级网表与自定义门级网表后，经后端设计的初始摆放、初始设计规则检查DESIGNRULECHECK优化和初始时钟树优化三个步骤后得到相应的基准IC设计与自定义IC设计。0027在步骤21比较该基准IC设计与自定义IC设计，找出该自定义IC设计中所有比该基准IC设计中相应路径变差的路径。如选取时间余量为判断标准。
25、，找出其中该自定义IC设计中所有较基准IC设计中相应路径具有更大时间余量的路径，这些路径就是因用户自定义的RP约束加入而变得恶化。0028接着在步骤22找出所有位于该变差的路径上的是由用户自定义的RP约束设置的元器件，由该元器件找到相应的用户自定义RP约束，其即是不合理的用户自定义RP约束。0029图5与图6分别是根据本发明一实施例所获得的基准IC设计40与自定义IC设计41的示意图。0030如图5所示，该基准IC设计40包含若干端脚和若干元器件，其中元器件的摆放是按设计工具默认设置确定的。以其中的两条路径为例，其中第一路径50以一端脚500为起点，依次包含元器件501、502、503，第二路。
26、径51以另一端脚510为起点，依次包含元器件511、512、513、514。0031如图6所示，该自定义IC设计41包含与图5中基准IC设计40中同样的端脚和元器件，其中部分元器件的摆放是根据用户自定义的RP约束设置的。具体的，用户自定义的RP约束设置了两个自定义元器件组52、53；一第三路径55对应基准IC设计40中的第一路径50，一第四路径56对应基准IC设计20的第二路径51；而且该第三路径55中的一元器件503的位置是由用户自定义的RP决定的，包含在自定义元器件组53内。0032以时间余量为判断标准比较该基准IC设计40与该自定义IC设计41中的所有对应路径，即比较图5中的第一路径50。
27、与图6中的第三路径55，图5中的第二路径51与图6中的第四路径56，可发现该自定义IC设计41中的第三路径55较基准IC设计40中的相应路径第一路径50的时间余量更长，说明该第三路径55是因加入了用户自定义的RP约束而变差的路径。由于该第三路径55中的元器件503属于自定义元器件组53，因此设置该自定义元器件组53的用户自定义RP约束即是造成该第三路径55变差的不合理的RP约束。0033对应本发明的方法，本发明还提供一种自动检测用户自定义的不合理的元器件摆放约束的装置。说明书CN102054080ACN102054087A5/6页80034如图7所示，该检测用户自定义的不合理的元器件摆放约束的。
28、装置6，包含一基准IC设计生成器60、一自定义IC设计生成器61、一比较器62，及一定位器63。0035首先该基准IC设计生成器60与一自定义IC设计生成器61分别生成一个基准IC设计与一自定义IC设计。该基准IC设计的元器件摆放约束完全是基于设计工具的默认设置，该自定义IC设计较该基准IC设计加入了至少一用户自定义的元器件摆放约束。该比较器62将该基准IC设计与该自定义IC设计相比较，根据一判断标准找出该自定义IC设计中所有较该基准IC设计中对应的路径变差的路径。接着，由定位器63找出自定义IC设计中变差路径上所有由该用户自定义的元器件摆放约束设置的元器件；如此即可定位找到用户自定义的不合理。
29、的元器件摆放约束。0036具体的，根据本发明的一实施例，在一检测用户自定义的不合理的元器件摆放约束的装置6中，用户可通过设置自定义的元器件相关摆放RP，RELATIVEPLACEMENT约束，预期获得的IC设计中元器件按该RP约束规定的排列方式组合放置在一起。0037图8、图9是该自动检测用户自定义的不合理的RP约束的装置6的基准IC设计生成器60与自定义IC设计生成器61的结构框图，其中该基准IC设计生成器60是用于建立一个按系统默认设置进行元器件摆放的基准IC设计，该自定义IC设计生成器61是用于建立一个加入了用户自定义的RP约束的自定义IC设计。0038如图8所示，该基准IC设计生成器6。
30、0包含一第一接收器600与一基准后端设计器601，其建立该未加入用户自定义的RP约束的基准IC设计包含该第一接收器600接收在前期的前端设计流程中依默认设置获得的一基准门级网表；该基准后端设计器601对该基准门级网表进行一后续的后端设计流程。0039而如图9所示，该自定义IC设计生成器61包含一第二接收器610与一自定义后端设计器611，其建立该加入了用户自定义的RP约束的自定义IC设计包含该第二接收器610接收用户自定义的RP约束与该由前期设计生成的基准门级网表，将该基准门级网表与用户自定义的RP约束一并输入该自定义门级网表生成器611中，从而由该自定义门级网表生成器611基于该基准门级网表。
31、与用户自定义的RP约束生成一自定义门级网表；接着由一自定义后端设计器612对该自定义门级网表进行后续的后端设计流程。0040由于该基准门级网表与自定义门级网表所继续的后端设计流程必须是相同的，以保证产生的基准IC设计与自定义IC设计的可比性。在本实施例中，基准IC设计生成器60的基准后端设计器601与自定义IC设计生成器61的自定义后端设计器612之间是通过同步信号控制的，以保证该基准IC设计与自定义IC设计仅存在用户自定义的RP约束这一区别。在实际应用中，只需保证该基准IC设计40与自定义IC设计41所经历的后端设计流程相同即可，可以是后端设计流程中任意一个相同步骤后的结果，如可以在基本的摆。
32、放和优化之后，也可以是在多次摆放优化之后。用户可根据需要随意自一后端设计流程中选择设计结果比较。例如，用户可以是在得到相应的基准门级网表与自定义门级网表后，经后端设计的初始摆放、初始设计规则检查优化和初始时钟树优化三个步骤后得到相应的基准IC设计与自定义IC设计。0041该基准IC设计生成器60生成的基准IC设计与自定义IC设计生成器所生成的自定义IC设计将输入比较器62进行比较，由比较器以一判断标准找出该自定义IC设计41中所有比该基准IC设计中相应路径变差的路径。如比较器62可以选取时间余量为判断标说明书CN102054080ACN102054087A6/6页9准，找出该自定义IC设计中所。
33、有较基准IC设计中相应路径具有更大时间余量的路径，这些路径就是因用户自定义的RP约束加入而变得恶化。0042接着定位器63根据比较器62的比较结果找出所有位于该变差的路径上由用户自定义的RP约束设置的元器件，再由该元器件找到相应的用户自定义RP约束，其即是不合理的用户自定义RP约束。0043本发明的自动检测用户自定义的不合理的元器件摆放约束的方法与装置，在找出不合理的用户自定义的元器件摆放约束后，可通知用户剔除这些不合理的元器件摆放约束重新生成自定义门级网表进行后续设计，从而得到最优化的元器件摆放方案。0044与现有技术相比，本发明可自动检测出用户自定义的不合理的元器件摆放约束，使得用户可得到。
34、更符合预期的集成电路设计，而不必担心自定义可能造成的设计结构恶化；且较手动检查定位不合理的元器件摆放约束，极大提高了检测的准确率与效率。0045本发明的技术内容及技术特点已揭示如上，然而熟悉本领域的技术人员仍可能基于本发明的教示及揭示而作种种不背离本发明精神的替换及修饰。因此，本发明的保护范围应不限于实施例所揭示的内容，而应包括各种不背离本发明的替换及修饰，并为本专利申请权利要求所涵盖。说明书CN102054080ACN102054087A1/5页10图1图2图3说明书附图CN102054080ACN102054087A2/5页11图4说明书附图CN102054080ACN102054087A3/5页12图5说明书附图CN102054080ACN102054087A4/5页13图6说明书附图CN102054080ACN102054087A5/5页14图7图8图9说明书附图CN102054080A。