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1、10申请公布号CN101937702A43申请公布日20110105CN101937702ACN101937702A21申请号201010278626022申请日20100910G11C7/0620060171申请人上海宏力半导体制造有限公司地址201203上海市张江高科技园区郭守敬路818号72发明人杨光军74专利代理机构上海思微知识产权代理事务所普通合伙31237代理人郑玮54发明名称带位线电容检测的读出放大器57摘要本发明公开一种带位线电容检测的读出放大器，其利用待测电容充电电压产生电路从位线电容获得待测电容充电电压，利用基准电容充电电压产生分别获得的已知基准电容的基准电容充电电压，并将。
2、该待测电容充电电压与该基准电容充电电压送至位线电容检测电路进行检测比较，通过比较位线电容与已知基准电容的充电曲线来检测位线电容的大小，以达到检测并控制位线电容的目的，提高电路的响应速度和精度。51INTCL19中华人民共和国国家知识产权局12发明专利申请权利要求书2页说明书6页附图4页CN101937703A1/2页21一种带位线电容检测的读出放大器，至少包含一位线电容，该位线电容通过一位线连接于存储单元的漏极；预充电模块，连接一预充电控制信号，用于对该位线电容进行充电；待测电容充电电压产生电路，连接于该预充电模块与一选通开关电路之间，用于通过该选通开关电路获取一不大于一第一基准电压的位线电容。
3、充电电压，并将该位线电容充电电压处理后产生一待测电容充电电压；选通开关电路，连接于该位线电容之间该待测电容充电电压产生电路待测电容充电电压产生电路之间，该选通开关电路选通且该位线电容充电电压小于该第一基准电压时，该预充电模块对该位线电容充电；基准电容充电电压产生电路，其利用多个已知的基准电容并联获得一基准电容充电电压；位线电容检测电路，其输入端分别连接至该待测电容充电电压产生电路与该基准电容充电电压产生电路，用于对该待测电容充电电压与该基准电容充电电压进行比较，并根据比较结果输出一反馈信号；镜像恒流源，其一端连接至该预充电模块及该待测电容充电电压产生电路；以及，输出电路，连接于该镜像恒流源的另。
4、一端，输出该存储单元的信息。2如权利要求1所述的带位线电容检测的读出放大器，其特征在于该待测电容充电电压产生电路还包括第一反相比较器与第一NMOS晶体管，该第一反相比较器的正输入端连接于该第一NMOS晶体管源极，并与该选通开关电路连接，其负输入端连接于该第一基准电压，输出端经反相后连接至该第一NMOS晶体管的栅极，该第一NMOS晶体管的漏极输出该待测电容充电电压至该位线电容检测电路。3如权利要求1所述的带位线电容检测的读出放大器，其特征在于，该基准电容充电电压电路还包括基准电容充电电压产生模块，包含一第二反相比较器与一第二NMOS晶体管，该第二反相比较器正输入端连接至该第二NMOS晶体管源极，。
5、负输入端连接至该第一基准电压，输出端反相后连接至该第二NMOS晶体管栅极，该第二NMOS晶体管漏极输出基准电容充电电压至该位线电容检测电路；选通电路，连接于该第二NMOS晶体管的源极；以及基准电容模组，连接于该选通电路，其由多个已知带开关的基准电容并联构成。4如权利要求3所述的带位线电容检测的读出放大器，其特征在于，该第一反相比较器与该第二反相比较器的正输入端均连接一放电模块。5如权利要求2或4所述的带位线电容检测的读出放大器，其特征在于，该位线电容检测电路还包括第三反相比较器，其正输入端连接该待测电容充电电压，负输入端连接一第二基准电压，输出端经反相后连接至第一缓冲放大器；第四反相比较器，其。
6、正输入端连接该基准电容充电电压，负输入端连接该第二基准电压，输出端经反相后连接至一第二缓冲放大器；第一缓冲放大器，用于对该第三反相比较器的输出进行缓冲放大后输出至一鉴相器第一输入端；权利要求书CN101937702ACN101937703A2/2页3第二缓冲放大器，用于对该第四反相比较器的输出进行缓冲放大后输出至一鉴相器第二输入端；以及，鉴相器，用于对该第一输入端与该第二输入端的输入鉴相并比较后输出该反馈信号。6如权利要求5所述的带位线电容检测的读出放大器，其特征在于该读出放大器还包含一译码器，该译码器连接于该基准电容模组，用于将该多个已知带开关的基准电容译码为多个校正信号，并将该多个校正信号。
7、输出至该预充电模块，以控制该预充电模块电流的大小。7如权利要求6所述的带位线电容检测的读出放大器，其特征在于在该镜像恒流源与该待测电容充电电压产生电路之间，还设置一第一隔离电路，以用于在检测位线电容时，将该镜像恒流源断开。8如权利要求6所述的带位线电容检测的读出放大器，其特征在于在该镜像恒流源与该输出电路之间，设置一第二隔离电路。权利要求书CN101937702ACN101937703A1/6页4带位线电容检测的读出放大器技术领域0001本发明关于一种读出放大器，特别是关于一种带位线电容检测的读出放大器。背景技术0002半导体存储器通常被认为是数字集成电路中非常重要的组成部分，它们对于构建基于。
8、微处理器的应用系统发挥着至关重要的作用。近年来人们越来越多地将各种存储器嵌入在处理其内部，以便使处理器具有更高的集成度和更快的工作速度，因此存储器阵列及其外围电路的性能就在很大程度上决定了整个系统的工作状况，包括速度、功耗等。0003在半导体存储器的各种外围器件中最为重要的就是读出放大器。由于读出放大器通常被用来在对存储单元进行读操作时采样位线上的微小信号变化并进行放大，从而确定相应存储单元的存储信息，因此读出放大器对于存储器的存取时间有着决定性的影响。0004读出放大器分电压型和电流型两大类。早期存储器使用电压型读出放大器，这种读出放大器直接检测存储器位线上的电压来判断存储单元里储存的信息是。
9、“1”还是“0”，当存储器容量很大时，位线上的存储单元比较多，虽然每次只选择某个存储单元，但其他未选中的存储单元的位线电容CBL对所选存储单元影响极大，一般来说，位线上存储单元越多，则位线电容CBL越大，充放电时间常数大，访问速度必然慢；同时随着位线电容CBL越大，检测出来“1”和“0”的差异就越小，正确判断“1”和“0”就越困难。虽然电流读出放大器使用预充电技术，采用合适的电路使位线上的电压恒定，使得动态功耗下降，但在存储容量很大时，由于位线电容会成比例增大，可见，预充电电流大小和时间将直接决定电路响应速度读出和写入速率，因此，为了提高电路的响应速度和精度，最好将位线电容控制在一个合理的范围。
10、，这就需要检测位线电容的大小并对预充电电流大小进行控制。0005综上所述，可知先前技术的读写放大器存在由于存储容量大导致位线电容增大从而影响电路的响应速度和精度的问题，因此，实有必要提出改进的技术手段，来解决此一问题。发明内容0006为克服上述现有技术存在的位线电容增大影响电路响应速度的问题，本发明的主要目的在于提供一种带位线电容检测的读出放大器，通过比较位线电容与已知基准电容的充电曲线来检测位线电容的大小，以达到控制位线电容的目的，提高电路的响应速度和精度，并可对预充电电流大小进行控制，进一步提高电路的响应速度与精度。0007为达上述及其它目的，本发明一种带位线电容检测的读出放大器，其至少包。
11、含0008一位线电容，该位线电容通过一位线连接于存储单元的漏极；0009预充电模块，连接一预充电控制信号，用于对该位线电容进行充电；0010待测电容充电电压产生电路，连接于该预充电模块与一选通开关电路之间，用于通过该选通开关电路获取一不大于一第一基准电压的位线电容充电电压，并将该位线电容充电电压处理后产生一待测电容充电电压；说明书CN101937702ACN101937703A2/6页50011选通开关电路，连接于该位线电容之间该待测电容充电电压产生电路待测电容充电电压产生电路之间，该选通开关电路选通且该位线电容充电电压小于该第一基准电压时，该预充电模块对该位线电容充电；0012基准电容充电电。
12、压产生电路，其利用多个已知的基准电容并联获得一基准电容充电电压；0013位线电容检测电路，其输入端分别连接至该待测电容充电电压产生电路与该基准电容充电电压产生电路，用于对该待测电容充电电压与该基准电容充电电压进行比较，并根据比较结果输出一反馈信号；0014镜像恒流源，其一端连接至该预充电模块及该待测电容充电电压产生电路；以及，0015输出电路，连接于该镜像恒流源的另一端，输出该存储单元的信息。0016进一步地，该待测电容充电电压产生电路还包括第一反相比较器与第一NMOS晶体管，该第一反相比较器的正输入端连接于该第一NMOS晶体管源极，并与该选通开关电路连接，其负输入端连接于该第一基准电压，输出。
13、端经反相后连接至该第一NMOS晶体管的栅极，该第一NMOS晶体管的漏极输出该待测电容充电电压至该位线电容检测电路。0017进一步地，该基准电容充电电压电路还包括0018基准电容充电电压产生模块，包含一第二反相比较器与一第二NMOS晶体管，该第二反相比较器正输入端连接至该第二NMOS晶体管源极，负输入端连接至该第一基准电压，输出端反相后连接至该第二NMOS晶体管栅极，该第二NMOS晶体管漏极输出基准电容充电电压至该位线电容检测电路；0019选通电路，连接于该第二NMOS晶体管的源极；以及0020基准电容模组，连接于该选通电路，其由多个已知带开关的基准电容并联构成。0021进一步地，该第一反相比较。
14、器与该第二反相比较器的正输入端均连接一放电模块。0022进一步地，该位线电容检测电路还包括0023第三反相比较器，其正输入端连接该待测电容充电电压，负输入端连接以第二基准电压，输出端经反相后连接至第一缓冲放大器；0024第四反相比较器，其正输入端连接该基准电容充电电压，负输入端连接该第二基准电压，输出端经反相后连接至一第二缓冲放大器；0025第一缓冲放大器，用于对该第三反相比较器的输出进行缓冲放大后输出至一鉴相器第一输入端；0026第二缓冲放大器，用于对该第四反相比较器的输出进行缓冲放大后输出至一鉴相器第二输入端；以及，0027鉴相器，用于对该第一输入端与该第二输入端的输入鉴相并比较后输出该反。
15、馈信号。0028进一步地，本发明之读出放大器还包含一译码器，该译码器连接于该基准电容模组，用于将该多个已知带开关的基准电容译码为多个校正信号，并将该多个校正信号输出至该预充电模块，以控制该预充电模块电流的大小。0029进一步地，本发明在该镜像恒流源与该待测电容充电电压产生电路之间，还设置一第一隔离电路，以用于在检测位线电容时，将该镜像恒流源断开。说明书CN101937702ACN101937703A3/6页60030进一步地，本发明在该镜像恒流源与该输出电路之间，还设置一第二隔离电路。0031与现有技术相比，本发明一种带位线电容检测的读出放大器，其利用待测电容充电电压产生电路和基准电容充电电压。
16、产生电路获得待测电容充电电压与基准电容充电电压，并将其送至位线电容检测电路进行检测，通过位线电容检测电路输出的反馈信号获得检测结果，达到了检测位线电容大小的目的，使位线电容的大小可控，提高电路的响应速度和精度，同时，本发明通过译码器将多个已知基准电容信号译码成控制预充电模块的调整信号，使得预充电模块成为可控的预充电模块，预充电电流大小可以得到控制，进一步提高了电路的响应速度和进度。附图说明0032图1为本发明带位线电容检测的读出放大器的电路结构图；0033图2为本发明带位线电容检测的读出放大器之待测电容充电电压产生电路的时序图；0034图3为本发明带位线电容检测的读出放大器之基准电容充电电压产。
17、生电路的电路示意图；0035图4为本发明带位线电容检测的读出放大器之位线电容检测电路的电路示意图；0036图5为图4之位线电容检测电路之时序分析图；0037图6为本发明带位线电容检测的读出放大器之预充电模块调整电路图。具体实施方式0038以下通过特定的具体实例并结合附图说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点与功效。本发明亦可通过其它不同的具体实例加以施行或应用，本说明书中的各项细节亦可基于不同观点与应用，在不背离本发明的精神下进行各种修饰与变更。0039图1为本发明一种带位线电容检测的读出放大器的电路结构图。如图1所示，本发明一种带位线电容检测的。
18、读出放大器，包括预充电模块101、待测电容充电电压产生电路102、基准电容充电电压产生电路103、位线电容检测电路104、选通开关电路105、位线电容106、镜像恒流源107以及输出电路108。0040其中，预充电模块101，以于选通开关电路105选通时对位线电容106进行充电，其一端连接一预充电控制信号PRE，预充电控制信号PRE用于选择是否预充电，其另一端接于待测电容充电电压产生电路102；待测电容充电电压产生电路102，与选通开关电路105连接，以于选通开关电路105选通时，获得位线电容充电电压C_RMP，并将位线电容充电电压C_RMP处理后产生一待测电容充电电压C_RMP_0输出至位线。
19、电容检测电路104，该待测电容充电电压产生电路102还连接一放电模块111；基准电容充电电压产生电路103，其通过多个已知基准电容并联结构产生一基准电容充电电压R_RMP_0，并将其输出至位线电容检测电路104；位线电容检测电路104，用于对待测电容充电电压C_RMP_0以及基准电容充电电压R_RMP_0进行比较，并输出一反馈信号FB，通过反馈信号FB的电平输出状况，以获知待测电容充电电压C_RMP_0是否与基准电容充电电压R_RMP_0相等，由此获得位线电容106的大小；选通开关电路105，连接于待测电容充电电压产生电路102与位线电容106之间；位说明书CN101937702ACN1019。
20、37703A4/6页7线电容106，通过位线BL连接于存储单元的漏极，而字线WL连接于存储单元的控制栅极；镜像恒流源107，产生镜像电流IREF，由栅极相连的两个PMOS晶体管M3与M4构成，其一端与预充电模块101及待测电容充电电压产生电路102共接，另一端连接于输出电路108，输出电路108则包括一输出缓冲放大器，通过该输出缓冲放大器的输出端DOUT输出存储单元的信息，由于，镜像恒流源107及输出电路108均为现有读出放大器的常用电路，在此不予详述。0041以下将进一步配合图1对本发明之待测电容充电电压产生电路102进行详述。如图1所示，在本发明较佳实施例中，待测电容充电电压产生电路102。
21、进一步包含一第一反相比较器1021以及一第一NMOS晶体管M1，第一反相比较器1021的正输入端连接于NMOS晶体管M1源极及一放电模块，并与选通开关电路105连接，其负输入端连接一基准电压VREF，输出端经反相后连接至第一NMOS晶体管M1的栅极；第一NMOS晶体管M1漏极接至位线电容检测电路104，用于将位线电容充电电压C_RMP隔离后生成待测电容充电电压C_RMP_0送至位线电容检测电路104。0042图2为本发明之待测电容充电电压产生电路的时序图，以下将继续配合图2说明本发明的工作原理本发明于测试位线电容时，对选通开关电路105选通，本发明之较佳实施例中，选通开关电路由105由三个NM。
22、OS晶体管YA/YB/YC相互串联构成，因此，只要是使NMOS晶体管YA/YB/YC导通，则选通开关电路105选通，此时预充电模块101向位线电容106充电，起始时，位线电容充电电压C_RMP即位线电容CBL的电压比较低，由于位线电容充电电压C_RMP接第一反相比较器1021的正输入端，第一反相比较器1021负输入端接基准电压VREF，初始时，因VREFC_RMP，故第一反相比较器1021经反相后输出高电平，从而使得第一NMOS管M1导通，此时充电电流持续向位线电容106即CBL充电，位线电容CBL上的电压即位线电容充电电压C_RMP持续上升，如图2所示，若位线电容充电电压C_RMP大于基准电。
23、压VREF，则第一比较器1021经反相后输出低电平，使第一NMOS晶体管M1截止，从而预充电模块的电流不能继续流向位线电容CBL，从而位线电容充电电压C_RMP因泄漏而电压下降，即位线电容充电电压C_RMP下降，最终动态维持C_RMP不超过VREF，位线电容充电电压C_RMP经NMOS晶体管M1隔离后为待测电容充电电压C_RMP_0，其被送至位线电容检测电路104。0043图3为本发明带位线电容检测的读出放大器之基准电容充电电压产生电路的电路示意图。本发明之基准电容充电电压产生电路103利用多个已知电容代替图1之读出放大器的存储位，其进一步包括基准电容充电电压产生模块1031、选通电路1032。
24、以及基准电容模组1033，进一步地，基准电容充电电压产生模块1031包含一第二反相比较器1034及一第二NMOS晶体管M2，第二反相比较器1034正输入端连接至第二NMOS晶体管M2源极及一放电模块，其负输入端连接至基准电压VREF，输出端反相后连接至第二NMOS晶体管M2之栅极，第二NMOS晶体管M2漏极输出基准电容充电电压R_RMP_0至位线电容检测电路104，其源极还连接至选通电路1032，同样，选通电路1032可由相互串联得NMOS晶体管YA/YB/YC构成，其另一端连接至已知电容模组1033，基准电容模组1033由多个已知的基准电容CAP、CAPCAP相互并联而构成，每个已知的基准电。
25、容均由一开关SW控制。与待测电容充电电压产生电路之工作原理类似，起始时，NMOS晶体管YA/YB/YC接通预充电模块和M个已知的基准电容CAPCAP，基准电容上的电压R_RMP由低向高成指说明书CN101937702ACN101937703A5/6页8数增加，并充分逼近VREF，基准电容上的电压R_RMP经第二NMOS晶体管M2隔离后得到基准电容充电电压R_RMP_0，然后被送至位线电容检测电路104。0044图4为本发明带位线电容检测的读出放大器之位线电容检测电路的电路示意图，位线电容检测电路104连接一时钟控制信号SAMP，其进一步包含第三反相比较器1041、第一缓冲放大器1042、第四反。
26、相比较器1043、第二缓冲放大器1044以及一鉴相器1045，其中，该第三反相比较器1041与第四反相比较器1043的负输入端均连接一基准电压VREF2，第三反相比较器1041的正输入端连接待测电容充电电压C_RMP_0，其输出端反相后连接至第一缓冲放大器1042的输入端，第四反相比较器1043的正输入端连接基准电容充电电压R_RMP_0，其输出反相后连接至第二缓冲放大器1044的输出端，第一缓冲放大器1042及第二缓冲放大器1044的输出分别连接至鉴相器1045的第一输入端与第二输入端，鉴相器1045输出反馈信号FB。0045图5为图4之位线电容检测电路之时序分析图。以下根据图4及图5来分析。
27、本发明之位线电容检测电路的原理当待测电容充电电压C_RMP_0和基准电容充电电压R_RMP_0被送至位线电容检测电路104后，由于待测电容充电电压C_RMP_0接至第三反相比较器1041的正输入端，其负输入端接基准电压VREF2，当C_RMP_0VREF2时，第三反相比较器1041输出为高电平，此输出VC经第一缓冲放大器1042缓冲后被送至鉴相器1045；而R_RMP_0与第四反相比较器1043的同相输入端正输入端连接，第四反相比较器1043的负输入端接基准电压VREF2，当R_RMP_0VREF2时，第四反相比较器1043输出为高电平，此输出VR经第二缓冲放大器1044缓冲后被送至鉴相器10。
28、45，VR和VC经鉴相器1045鉴相后输出反馈信号FB，如图5所示，可见，当反馈信号FB无高电平输出时，表明待测电容充电电压C_RMP_0以及基准电容充电电压R_RMP_0完全相同，即所测位线电容和基准电容相等，由此反馈信号则可测得位线电容CBL的大小。0046当然因基准电容实际上在改变，故充电电流应相应改变，为保证测量精度，本发明还可根据基准电容接入情况，增加一译码器，请参照图6所示，该译码器用于将CAP译码为相应的校正信号TRIM，同时将校正信号连接至预充电模块101，因此，通过校正信号TRIM控制预充电模块101电流的大小，使预充电模块101变为可控的预充电模块，以进一步保证位线电容的测。
29、量精度与速度，提高电路响应速度。0047当然，为进一步保证测量精度与速度，本发明还设置一第一隔离电路109，请继续参照图1，第一隔离电路109连接于镜像恒流源107与待测电容充电电压产生电路102之间，具体可为一第一开关SW1，其用于本发明在测试位线电容时，可利用其将镜像恒流源107断开，避免镜像恒流源107影响测量精度；同理，本发明还可于镜像恒流源107与输出电路108之间设置一第二隔离电路110，具体可为第二开关SW2。0048综上所述，本发明一种带位线电容检测的读出放大器，其利用待测电容充电电压产生电路和基准电容充电电压产生电路获得待测电容充电电压与基准电容充电电压，并将其送至位线电容检。
30、测电路进行检测检测，通过位线电容检测电路输出的反馈信号获得检测结果，达到了检测位线电容大小的目的，使位线电容的大小可控，提高电路的响应速度和精度，同时，本发明通过译码器将多个已知基准电容信号译码成控制预充电模块的调整信号，使得预充电模块成为可控的预充电模块，预充电电流大小可以得到控制，进一步提高了电说明书CN101937702ACN101937703A6/6页9路的响应速度和进度。当然，于本发明之较佳实施例中，很多模块，如第一隔离电路109、第二隔离电路110以及放电模块等也均连接有时钟控制信号SAMP，此为常规设计，在此不予详述。0049上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修饰与改变。因此，本发明的权利保护范围，应如权利要求书所列。说明书CN101937702ACN101937703A1/4页10图1说明书附图CN101937702ACN101937703A2/4页11图2说明书附图CN101937702ACN101937703A3/4页12图3图4说明书附图CN101937702ACN101937703A4/4页13图5图6说明书附图CN101937702A。