移位寄存器.pdf

本发明提供一种移位寄存器，所述移位寄存器包括多个电连接的移位单元，其中第n个移位单元包括一提升电路、一提升驱动电路、一下拉电路以及一下拉驱动电路。所述提升电路根据一第一信号及一驱动节点的电压输出所述第一信号至一输出节点。所述提升驱动电路根据第n-1个移位单元的驱动节点的电压输出一第二信号至所述驱动节点。所述下拉电路根据第n+2个移位单元的驱动节点的电压输出一低准位电压至所述输出节点。所述下拉驱动电路根据所述第一信号及一第三信号输出所述低准位电压至所述驱动节点。

1.  一种移位寄存器，其特征在于，所述移位寄存器包括多个电连接的移位单元，其中第n个移位单元包括：
一提升电路，用来根据一第一信号及一驱动节点的电压输出所述第一信号至一输出节点；
一提升驱动电路，电连接于所述提升电路，用来根据第n-1个移位单元的驱动节点的电压输出一第二信号至所述驱动节点；
一下拉电路，电连接于所述提升电路，用来根据第n+2个移位单元的驱动节点的电压输出一低准位电压至所述输出节点；以及
一下拉驱动电路，电连接于所述提升驱动电路，用来根据所述第一信号及一第三信号输出所述低准位电压至所述驱动节点；
其中n为正整数。

2.  如权利要求1所述的移位寄存器，其特征在于，所述提升电路包括：
一第一晶体管，具有一第一端用来接收所述第一信号，一控制端，及一第二端电连接于所述输出节点。

3.  如权利要求1所述的移位寄存器，其特征在于，所述提升驱动电路包括：
一第二晶体管，具有一第一端用来接收所述第二信号，一控制端电连接于第n-1个移位单元的驱动节点，及一第一端电连接于所述驱动节点；以及
一第三晶体管，具有一第一端电连接于所述输出节点，一控制端用来接收所述第三信号，及一第二端用来接收所述低准位电压。

4.  如权利要求1所述的移位寄存器，其特征在于，所述下拉电路包括：
一第四晶体管，具有一第一端电连接于所述输出节点，一控制端电连接于第n+2个移位单元的驱动节点，及一第二端用来接收所述低准位电压；以及
一第五晶体管，具有一第一端电连接于所述驱动节点，一控制端电连接于第n+2个移位单元的驱动节点，及一第二端用来接收所述低准位电压。

5.  如权利要求1所述的移位寄存器，其特征在于，所述下拉驱动电路包括一第一下拉驱动模块，一第二下拉驱动模块，及一第六晶体管电连接于所述第一下拉驱动模块及所述第二下拉驱动模块之间。

6.  如权利要求5所述的移位寄存器，其特征在于，所述第一下拉驱动模块包括：
一第七晶体管，具有一第一端用来接收所述第三信号，一控制端电连接于所述第一端，及一第二端电连接于一第一节点；
一第八晶体管，具有一第一端电连接于所述驱动节点，一控制端电连接于所述第一节点，及一第二端用来接收所述低准位电压；
一第九晶体管，具有一第一端电连接所述第一节点，一控制端用来接收所述第一信号，及一第二端用来接收所述低准位电压；以及
一第十晶体管，具有一第一端电连接于所述第一节点，一控制端电连接于所述驱动节点，及一第二端用来接收所述低准位电压。

7.  如权利要求6所述的移位寄存器，其特征在于，所述第二下拉驱动模块包括：
一第十一晶体管，具有一第一端用来接收所述第一信号，一控制端电连接于所述第一端，及一第二端电连接于一第二节点；
一第十二晶体管，具有一第一端电连接于所述驱动节点，一控制端电连接于所述第二节点，及一第二端用来接收所述低准位电压；
一第十三晶体管，具有一第一端电连接于所述第二节点，一控制端用来接收所述第三信号，及一第二端用来接收所述低准位电压；
一第十四晶体管，具有一第一端电连接于所述第二节点，一控制端电连接于所述驱动节点，及一第二端用来接收所述低准位电压；以及
一第十五晶体管，具有一第一端电连接于所述输出节点，一控制端电连接于所述第二节点，及一第二端用来接收所述低准位电压。

8.  如权利要求7所述的移位寄存器，其特征在于，所述第六晶体管具有一第一端电连接于所述第一节点，一控制端电连接于所述驱动节点，及一第二端电连接于所述第二节点。

9.  如权利要求1所述的移位寄存器，其特征在于，所述移位寄存器另包括：
一电压源，用来提供所述低准位电压。

10.  如权利要求1所述的移位寄存器，其特征在于，所述第一信号及所述第二信号为互补信号。

移位寄存器
技术领域
本发明相关于一种移位寄存器，尤指一种可降低漏电流的移位寄存器。
背景技术
液晶显示器的栅极驱动器利用移位寄存器来产生循序的扫描信号。目前移位寄存器可透过非晶硅(amorphous silicon，a-Si)薄膜晶体管(thin filmtransistors，TFTs)以及低温多晶硅(low temperature polycrystalline silicon，LTPS)薄膜晶体管制造于液晶显示器的玻璃基板上。移位寄存器通常具有多级的电路，所以某些薄膜晶体管会导通一段很长的时间。然而，当电压持续或频繁的施加至薄膜晶体管以及低温多晶硅薄膜晶体管一段很长的时间时，将使得薄膜晶体管退化而无法适当的运作，降低了移位寄存器的可靠度。
请参考图1，图1为已知技术的移位寄存器的示意图。在第N个移位寄存器100中，第一晶体管Q1用来驱动第二晶体管Q2。第一晶体管Q1的控制端与第一端电连接于移位寄存器的输入端，用以接收来自上一级SR(N-1)的输出信号。第一晶体管Q1的第二端电连接于第二晶体管Q2的控制端。第二晶体管Q2的第一端用来接收第一信号CK1，第二晶体管Q2的第二端电连接于移位寄存器的输出端OUT，以根据驱动节点G的电压将第一信号CK1传输至输出端OUT。移位寄存器100包括一第一下拉模块110以及一第二下拉模块120。第三晶体管Q3以及第九晶体管Q9电连接于输出端OUT，用来在输出端OUT输出高准位电压后，将输出端OUT的电压拉至低准位电压VSS。第六晶体管Q6以及第十晶体管Q10电连接于驱动节点G，用来在输出端OUT输出高准位电压后将驱动节点G的电压拉至低准位电压VSS以关闭第二晶体管Q2。第一下拉模块110以及第二下拉模块120根据第一信号CK1以及第二信号CK2分别执行下拉任务约50％的时间。在第一下拉模块110中，第九晶体管Q9与第十晶体管Q10的控制端电连接于节点K，节点K的电压由第十二晶体管Q12与第十三晶体管Q13所决定。在第二下拉模块中，第三晶体管Q3与第六晶体管Q6的控制端电连接于节点P，节点P的电压由第四晶体管Q4与第五晶体管Q5所决定。第十一晶体管Q11用来将节点K的电压拉至低准位电压VSS。第七晶体管Q7用来在输出端OUT输出高准位电压时，将节点P的电压拉至低准位电压VSS。另外，第八晶体管Q8电连接于节点P，用来在输出端OUT输出高准位电压时，将节点P的电压拉至低准位电压VSS。
第二信号CK2与第一信号CK1为互补信号。因此，当第一信号CK1为高准位电压，第二信号CK2为低准位电压VSS时，节点P的电压为低准位电压VSS，节点K的电压为高准位电压，除了在输出端OUT为高准位电压时，节点K的电压将被第十一晶体管Q11拉至低准位电压VSS。同样地，当第一信号CK1为低准位电压VSS，第二信号CK2为高准位电压时，节点K的电压为低准位电压VSS，节点P的电压为高准位电压，除了在输出端OUT为高准位电压时，节点P的电压将被第七晶体管Q7以及第八晶体管Q8拉至低准位电压VSS。
节点K及节点P的电压分别约50％的时间在高准位电压以及约50％的时间在低准位电压VSS。在高准位电压时，晶体管导通，此时晶体管的临界值漂移增加，而在低准位电压时，晶体管的临界值漂移减少。当高准位电压与低准位电压为反相时，临界值漂移增加量等于临界值漂移减少量，临界值漂移的净值大体上为零，移位寄存器的运作便视为稳定的。然而，目前的高准位电压约等于+18V，而低准位电压VSS约等于-6V。因此，由节点K以及节点P所控制的第三晶体管Q3、第六晶体管Q6、第九晶体管Q9以及第十晶体管Q10的临界值漂移将随时间而增加，使得移位寄存器不稳定。
发明内容
因此，本发明的一目的在于提供一种移位寄存器。
本发明提供一种移位寄存器，包括多个电连接的移位单元，其中第n个移位单元包括一提升电路、一提升驱动电路、一下拉电路以及一下拉驱动电路。所述提升电路用来根据一第一信号及一驱动节点的电压输出所述第一信号至一输出节点。所述提升驱动电路电连接于所述提升电路，用来根据第n-1个移位单元的驱动节点的电压输出一第二信号至所述驱动节点。所述下拉电路电连接于所述提升电路，用来根据第n+2个移位单元的驱动节点的电压输出一低准位电压至所述输出节点。所述下拉驱动电路电连接于所述提升驱动电路，用来根据所述第一信号及一第三信号输出所述低准位电压至所述驱动节点。其中n为正整数。
根据本发明提供的技术方案，可降低移位寄存器的漏电流。
附图说明
图1为已知技术的移位寄存器的示意图。
图2为本发明的移位寄存器的示意图。
图3为图2的移位寄存器的信号的波形图。
附图标号
100      移位单元        110      第一下拉模块
120      第二下拉模块    200      移位单元
210      提升电路        220      提升驱动电路
230      下拉电路        240      下拉驱动电路
241      第一下拉模块    242      第二下拉模块
Q1～Q13  晶体管          M1～M15  晶体管
G、Q     驱动节点        OUT      输出节点
K、P   节点            CKO    第一信号
XCKO   第二信号        CKE    第三信号
XCKE   第四信号        VSS    低准位电压
VDD    高准位电压      VD2    第二高准位电压
具体实施方式
请参考图2，图2为本发明的移位寄存器的示意图。移位寄存器包括多个电连接的移位单元200，每一个移位单元200包括一提升电路210、一提升驱动电路220、一下拉电路230以及一下拉驱动电路240。提升电路210包括一第一晶体管M1。提升驱动电路220包括一第二晶体管M2以及一第三晶体管M3。下拉电路230包括一第四晶体管M4以及一第五晶体管M5。下拉驱动电路包括一第一下拉驱动模块、一第二下拉驱动模块以及一第六晶体管M6。第一下拉驱动模块包括一第七晶体管M7、一第八晶体管M8、一第9晶体管M9以及一第十晶体管M10。第二下拉驱动模块包括一第十一晶体管M11、一第十二晶体管M12、第十三晶体管M13、一第十四晶体管M14以及一第十五晶体管M15。提升电路210根据第一信号CKO及驱动节点Q的电压输出第一信号CKO至输出节点OUT。第n个移位单元(n为正整数)的提升驱动电路220根据第n-1个移位单元的驱动节点Q的电压输出第二信号XCKO至驱动节点Q。下拉电路230根据第n+2个移位单元的驱动节点Q的电压输出低准位电压VSS至输出节点OUT。下拉驱动电路240包括一第一下拉驱动模块241，一第二下拉驱动模块242，以及一第六晶体管M6。第六晶体管M6电连接于第一下拉驱动模块241及第二下拉驱动模块242之间。下拉驱动电路240根据第一信号CKO及第三信号CKE输出低准位电压VSS至驱动节点Q。
第一晶体管M1的第一端用来接收第一信号CKO，第一晶体管M1的第二端电连接于输出节点OUT。第二晶体管M2的第一端用来接收第二信号XCKO，第二晶体管M2的控制端电连接于第n-1个移位单元的驱动节点Q，第二晶体管M2的第一端电连接于驱动节点Q。第三晶体管M3的第一端电连接于输出节点OUT，第三晶体管M3的控制端用来接收第三信号CKE，第三晶体管M3的第二端用来接收低准位电压VSS。第四晶体管M4的第一端电连接于输出节点OUT，第四晶体管M4的控制端电连接于第n+2个移位单元的驱动节点Q，第四晶体管M4的第二端用来接收低准位电压VSS。第五晶体管M5的第一端电连接于驱动节点Q，第五晶体管M5的控制端电连接于第n+2个移位单元的驱动节点Q，第五晶体管M5的第二端用来接收低准位电压VSS。第七晶体管M7的第一端用来接收第三信号CKE，第七晶体管M7的控制端电连接于第七晶体管M7的第一端，第七晶体管M7的第二端电连接于第一节点P。第八晶体管M8的第一端电连接于驱动节点Q，第八晶体管M8的控制端电连接于第一节点P，第八晶体管M8的第二端用来接收低准位电压VSS。第九晶体管M9的第一端电连接第一节点p，第九晶体管M9的控制端用来接收所述第一信号CKO，第九晶体管M9的第二端用来接收低准位电压VSS。第十晶体管M10的第一端电连接于第一节点P，第十晶体管M10的控制端电连接于驱动节点Q，第十晶体管M10的第二端用来接收低准位电压VSS。第十一晶体管M11的第一端用来接收第一信号CKO，第十一晶体管M11的控制端电连接于第十一晶体管M11的第一端，第十一晶体管M11的第二端电连接于第二节点K。第十二晶体管M12的第一端电连接于驱动节点Q，第十二晶体管M12的控制端电连接于第二节点K，第十二晶体管M12的第二端用来接收低准位电压VSS。第十三晶体管M13的第一端电连接于第二节点K，第十三晶体管M13的控制端用来接收第三信号CKE，第十三晶体管M13的第二端用来接收低准位电压VSS。第十四晶体管M14的第一端电连接于第二节点K，第十四晶体管M14的控制端电连接于驱动节点Q，第十四晶体管M14的第二端用来接收低准位电压VSS。第十五晶体管M15的第一端电连接于输出节点OUT，第十五晶体管M15的控制端电连接于第二节点K，第十五晶体管M15的第二端用来接收低准位电压VSS。
请参考图3，图3为图2的移位寄存器的信号的波形图。第一信号CKO与第二信号XCKO为互补信号。第三信号CKE与第四信号XCKE为互补信号。在时序t0时，第n-1个移位单元的驱动节点Q(n-1)为为高准位电压VDD，所以第二晶体管M2导通，但此时第二信号XCKO为低准位电压VSS，所以驱动节点Q为低准位电压VSS。在时序t1时，驱动节点Q(n-1)为第二高准位电压VD2，所以第二晶体管M2导通，因此第二信号XCKO的高准位电压VDD传输至驱动节点Q。在本发明中，移位单元利用驱动节点Q(n-1)的第二高准位电压VD2来驱动第二晶体管M2，可降低第二晶体管M2的导通电阻，提升高准位电压VDD传输至驱动节点Q的速度。另外，在时序t1时，第一信号CKO为低准位电压VSS，第三信号CKE为高准位电压VDD，第三信号CKE的高准位电压VDD传输至节点P，然而此时第六晶体管M6、第十晶体管M10以及第十四晶体管M14因为驱动节点Q(n-1)为高准位电压VDD而导通，所以节点P以及节点K的电压将被拉至低准位电压VSS，使得第八晶体管M8、第十二晶体管M12以及第十五晶体管M15关闭。在时序t2时，第一信号CKO为高准位电压VDD，因为第一晶体管M1的第一端以及控制端之间的电容耦合，所以驱动节点Q的电压会被提升至第二高准位电压VD2，第一晶体管M1的导通电阻将更低，此时第一信号CKO为高准位电压VDD，所以输出节点OUT为高准位电压VDD。另外，在时序t2时，第一信号CKO为高准位电压VDD，第三信号CKE为低准位电压VSS，第一信号CKO的高准位电压VDD传输至节点K，然而此时第六晶体管M6、第十晶体管M10以及第十四晶体管M14因为驱动节点Q(n-1)的电压为第二高准位VD2而导通，所以节点P以及节点K的电压将被拉至低准位电压VSS，使得第八晶体管M8、第十二晶体管M12以及第十五晶体管M15关闭。在本发明中，第六晶体管M6电连接于第一下拉驱动模块以及第二下拉驱动模块之间，当第六晶体管M6导通时，可帮助拉低节点P以及节点K的电压，减少第八晶体管M8、第十二晶体管M12以及第十五晶体管M15关闭产生漏电流效应。
接着，移位单元将根据第n+2个晶体管的驱动节点Q(n+2)的电压进行重置。在时序t3时，驱动节点Q(n+2)为高准位电压VDD，使得第四晶体管M4以及第五晶体管M5导通，所以驱动节点Q以及输出节点OUT的电压被拉至低准位电压VSS。同时，第一信号CKO为低准位电压VSS，第三信号CKE信号为高准位电压VDD，所以第七晶体管M7导通，因此节点P为高准位电压VDD，使得第八晶体管M8导通，所以驱动节点Q的电压被拉至低准位电压VSS。另外，第三晶体管T3亦导通，将输出节点OUT拉至低准位电压VSS。在时序t4时，驱动节点Q(n+2)的电压为第二高准位电压VD2，将使得第四晶体管M4以及第五晶体管M5的导通电阻更低，可以更有效地将驱动节点Q以及输出节点OUT拉至低准位电压VSS。同时，第一信号CKO为高准位电压VDD，第三信号CKE信号为低准位电压VSS，所以第十一晶体管M11导通，因此节点K为高准位电压VDD，使得第十二晶体管M12以及第十五晶体管M15导通，所以驱动节点Q以及输出节点OUT皆为低准位电压VSS。在本发明中，第四晶体管M4以及第五晶体管M5利用第n+2个晶体管的驱动节点Q(n+2)的电压作控制，而非第(n+1)个晶体管的驱动节点Q(n+1)，主要是因为驱动节点Q(n+1)在时序t2时就被拉至高准位电压VDD，此时若第四晶体管M4以及第五晶体管M5导通将使输出节点OUT的电压被拉低。
综上所述，本发明的移位寄存器利用驱动节点Q(n-1)的第二高准位电压VD2来推动第n个移位单元，可使驱动节点Q(n)的电压的上升加速。另外，移位单元利用驱动节点Q(n+2)作为重置的驱动节点Q(n)或输出节点OUT(n)的电压，因为驱动节点Q具有第二高准位电压VD2，可以降低晶体管的导通电阻而帮助将电压拉低。本发明的移位寄存器提供晶体管M16作为节点K与节点P连接的桥梁，可帮助拉低节点P以及节点K的电压，减少第八晶体管M8、第十二晶体管M12以及第十五晶体管M15关闭产生漏电流效应。
以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。