存储器装置架构和操作.pdf

逻辑上组织为具有至少两个不同大小的擦除块的非易失性存储器装置(100、610)提供对存储器单元(208、308)的多个物理块(340)的同时擦除，同时提供对所述物理块(340)的个别选择以用于读取和编程操作，以此方式，预期要求频繁更新的数据可存储在对应于具有第一大小的第一擦除块的位置，而预期要求相对不频繁的更新的数据可存储在对应于大于所述第一擦除块的第二擦除块的位置。将预期要求相对较频繁更新的数据存储在较小的逻辑存储器块中促进了对存储器单元(208、308)的不必要的擦除的减少。另外，通过提供较大的逻辑存储器块用于存储预期要求相对较不频繁更新的数据，可在同时擦除较大量的存储器单元(208、308)的过程中获得效率。

1.  一种存储器装置(100、610)，其包括：
非易失性存储器单元(208、308)阵列(104、300)，其被组织为多个可擦除的物理块(340)；及
电路(108、110、116)，其用于控制和/或存取所述非易失性存储器单元(208、308)阵列(104、300)；
其中所述用于控制和/或存取的电路(108、110、116)适于界定具有预定数目的一个或一个以上物理块(340)的第一逻辑擦除块和具有预定数目的两个或两个以上物理块(340)的第二逻辑擦除块；且
其中所述第二逻辑擦除块具有与所述第一逻辑擦除块不同数目的物理块(340)。

2.  根据权利要求1所述的存储器装置(100、610)，其进一步包括：
其中所述用于控制和/或存取的电路(108、110、116)进一步适于界定具有预定数目的三个或三个以上物理块(340)的第三逻辑擦除块；且
其中所述第三逻辑擦除块具有与所述第一逻辑擦除块和所述第二逻辑擦除块两者不同数目的物理块(340)。

3.  根据权利要求1所述的存储器装置(100、610)，其中所述第二逻辑擦除块的一个或一个以上物理块(340)是可响应于一个以上地址信号而选择的。

4.  根据权利要求3所述的存储器装置(100、610)，其中第二逻辑擦除块的第一物理块(340)是可当第一控制信号具有第一逻辑值时响应于第一地址信号而选择的，且是可当所述第一控制信号具有第二逻辑值时响应于第二地址信号而选择的。

5.  根据权利要求1、3或4中任一权利要求所述的存储器装置(100、610)，其中所述用于控制和/或存取的电路(108、110、116)进一步适于在擦除命令伴随有对应于第二逻辑擦除块的第一物理块(340)的块地址的情况下擦除所述第二逻辑擦除块的每一物理块(340)，且在擦除命令伴随有对应于所述第二逻辑擦除块的任何其它物理块(340)的块地址的情况下擦除所述第二逻辑擦除块的仅一个物理块(340)。

6.  根据权利要求1、3或4中任一权利要求所述的存储器装置(100、610)，其中所述用于控制和/或存取的电路(108、110、116)进一步适于响应于第二逻辑擦除块的物理块(340)中的任一者的地址而准许擦除所述第二逻辑擦除块的每一物理块(340)。

7.  根据权利要求1或5中任一权利要求所述的存储器装置(100、610)，其中所述用于控制和/或存取的电路(108、110、116)进一步适于在擦除命令伴随有对应于第一逻辑擦除块的第一物理块(340)的块地址的情况下擦除所述第一逻辑擦除块的每一物理块(340)，且在擦除命令伴随有对应于所述第一逻辑擦除块的任何其它物理块(340)的块地址的情况下擦除所述第一逻辑擦除块的仅一个物理块(340)。

8.  根据权利要求1、3、5或6中任一权利要求所述的存储器装置(100、610)，其中每一逻辑擦除块包含一组邻接的物理块(340)。

9.  根据权利要求1、3、5或6中任一权利要求所述的存储器装置(100、610)，其中所述用于控制和/或存取的电路(108、110、116)进一步适于在正常擦除操作期间响应于对应于所述物理块(340)中的一者的单个地址信号而同时选择逻辑擦除块的所述物理块(340)中的两者或两者以上，且在其它存取操作期间响应于对应于选定块中的每一者的地址信号而个别地选择相同物理块(340)。

10.  根据权利要求1、3、5或6中任一权利要求所述的存储器装置(100、610)，其中所述非易失性存储器单元(208、308)阵列(104、300)是以行和列布置，其中多个位线选择性地耦合到所述存储器单元(208、308)的列且多个字线耦合到所述存储器单元(208、308)的行，其中所述存储器单元(208、308)的所述列进一步被分组为存储器单元(208、308)串(206)，每一串(206)包括以串联方式耦合的多个存储器单元(208、308)。

11.  根据权利要求10所述的存储器装置(100、610)，其中所述用于控制和/或存取所述非易失性存储器单元(208、308)阵列(104、300)的电路(108、110、116)进一步适于响应于单个地址信号而同时擦除与相同位线相关联的一个以上存储器单元(208、308)串(206)。

12.  根据权利要求10所述的存储器装置(100、610)，其中所述用于控制和/或存取所述非易失性存储器单元(208、308)阵列(104、300)的电路(108、110、116)进一步适于同时驱动与所述相同位线相关联的一个以上存储器单元(208、308)串(206)的字线。

13.  根据权利要求12所述的存储器装置(100、610)，其中所述用于控制和/或存取所述非易失性存储器单元(208、308)阵列(104、300)的电路(108、110、116)进一步适于响应于所述单个地址信号而同时驱动与所述相同位线相关联的一个以上存储器单元(208、308)串(206)的字线。

14.  根据权利要求1到13中任一权利要求所述的存储器装置(100、610)，其中所述存储器装置(100、610)是存储器模块(600)的组件，所述存储器模块(600)包括选择性地耦合到两个或两个以上存储器装置(100、610)的存取线的多个触点(615)。

15.  根据权利要求1到13中任一权利要求所述的存储器装置(100、610)，其中所述存储器装置(100、610)是存储器模块(600)的组件，所述存储器模块(600)包括具有多个触点(615)的外壳(605)以及封闭在所述外壳(605)中且选择性地耦合到所述多个触点(615)的一个或一个以上存储器装置(100、610)。

16.  根据权利要求1到13中任一权利要求所述的存储器装置(100、610)，其中所述存储器装置(100、610)是电子系统的组件，所述电子系统包括一处理器和耦合到所述处理器的一个或一个以上存储器装置(100、610)。

17.  一种操作存储器装置(100、610)的方法，所述存储器装置(100、610)具有以可擦除物理块(340)布置的非易失性存储器单元(208、308)阵列(104、300)，所述方法包括：
确定将存储在所述非易失性存储器单元(208、308)阵列(104、300)中的数据的特性；及
基于所述数据的所述特性将所述数据存储在所述非易失性存储器单元(208、308)阵列(104、300)的多个预定义部分中的一者中；
其中所述阵列(104、300)的所述预定义部分中的每一者包括若干组逻辑擦除块，每一逻辑擦除块包括一个或一个以上物理块(340)且每一组逻辑擦除块包括具有相同数目的物理块(340)的逻辑擦除块；且
其中所述预定义部分中的每一者在其对应组逻辑擦除块的所述逻辑擦除块中具有不同数目的物理块(340)。

18.  根据权利要求17所述的方法，其中确定数据的特性包括确定所述数据的文件类型、所述数据的大小和所述数据的来源中的至少一者。

19.  根据权利要求17或18中任一权利要求所述的方法，其中将所述数据存储在所述非易失性存储器单元(208、308)阵列(104、300)的多个预定义部分中的一者中包括将所述数据存储在所述非易失性存储器单元(208、308)阵列(104、300)的多个预定义部分中的包括一组逻辑擦除块的一者中，其中所述逻辑擦除块中的每一者包括一组邻接的物理块(340)。

20.  一种操作存储器装置(100、610)的方法，所述存储器装置(100、610)具有以可擦除物理块(340)布置的非易失性存储器单元(208、308)阵列(104、300)，所述方法包括：
响应于对应于第一物理块(340)的存储器单元(208、308)的地址而选择所述第一物理块(340)，且将所述第一物理块(340)的所述存储器单元(208、308)置于初始状态；
响应于对应于所述第一物理块(340)的存储器单元(208、308)的所述地址而选择至少第二物理块(340)，且将至少所述第二物理块(340)的所述存储器单元(208、308)置于所述初始状态同时将所述第一物理块(340)的所述存储器单元(208、308)置于所述初始状态；及
以与将所述第二物理块(340)的所述存储器单元(208、308)中的任一者置于第二状态无关的方式将所述第一物理块(340)的存储器单元置于所述第二状态。

21.  根据权利要求20所述的方法，其进一步包括：
响应于对应于所述第一物理块(340)的存储器单元(208、308)的所述地址而选择所述第一物理块(340)，以将所述第一物理块(340)的所述存储器单元(208、308)中的任一者置于所述第二状态；及
响应于对应于所述第二物理块(340)的存储器单元(208、308)的地址而选择所述第二物理块(340)，以将所述第二物理块(340)的所述存储器单元(208、308)中的任一者置于所述第二状态。

22.  根据权利要求20或21中任一权利要求所述的方法，其中将至少所述第二物理块(340)的所述存储器单元(208、308)置于所述初始状态同时将所述第一物理块(340)的所述存储器单元(208、308)置于所述初始状态包括：在单个擦除操作期间擦除所述第一和第二物理块(340)的所述存储器单元(208、308)。

23.  根据权利要求20所述的方法，其进一步包括：
针对所述物理块(340)的第一部分，在单个擦除操作期间擦除第一数目的物理块(340)，其中所述第一数目是等于或大于一的整数值；以及
针对所述物理块(340)的第二部分，在单个擦除操作期间擦除第二数目的物理块(340)，其中所述第二数目是等于或大于二的整数值，且所述第二数目不等于所述第一数目。

24.  根据权利要求23所述的方法，其进一步包括：
个别地读取或编程所述第一和第二部分的所述物理块(340)。

25.  根据权利要求23所述的方法，其进一步包括：
针对所述物理块(340)的第三部分，在单个擦除操作期间擦除第三数目的物理块(340)，其中所述第三数目是等于或大于三的整数值，且所述第三数目不等于所述第一数目或所述第二数目。

26.  根据权利要求23所述的方法，其中针对所述物理块(340)的第一部分在单个擦除操作期间擦除第一数目的物理块(340)包括：
响应于对应于选择性地耦合到第一位线的第一串联连接非易失性存储器单元(208、308)串(206)的第一地址而擦除所述第一串联连接非易失性存储器单元(208、308)串(206)；及
在擦除所述第一串联连接非易失性存储器单元(208、308)串(206)的同时，响应于所述第一地址而擦除选择性地耦合到所述第一位线的第二串联连接非易失性存储器单元(208、308)串(206)。

27.  根据权利要求26所述的方法，其进一步包括：
以与对所述第二串联连接非易失性存储器单元(208、308)串(206)进行编程无关的方式对所述第一串联连接非易失性存储器单元(208、308)串(206)进行编程。

28.  根据权利要求26所述的方法，其进一步包括：
在擦除所述第一串联连接非易失性存储器单元(208、308)串(206)的同时，响应于所述第一地址而擦除选择性地耦合到所述第一位线的第三串联连接非易失性存储器单元(208、308)串(206)；
以与对所述第三串联连接非易失性存储器单元(208、308)串(206)进行编程无关的方式对所述第一串联连接非易失性存储器单元(208、308)串(206)进行编程；及
以与对所述第三串联连接非易失性存储器单元(208、308)串(206)进行编程无关的方式对所述第二串联连接非易失性存储器单元(208、308)串(206)进行编程。

存储器装置架构和操作
技术领域
本发明大体上涉及半导体存储器装置，且更明确来说，本发明涉及具有各种块大小的非易失性存储器装置架构。
背景技术
存储器装置通常在计算机或其它电子装置中是作为内部、半导体、集成电路提供。存在许多不同类型的存储器，包含随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)和快闪存储器。
快闪存储器装置已发展成流行的用于广范围的电子应用的非易失性存储器来源。快闪存储器装置通常使用允许高存储器密度、高可靠性和低功率消耗的单晶体管存储器单元。通过对电荷存储装置或捕集层的编程或其它物理现象而引起的单元的阈值电压改变决定了每一单元的数据值。快闪存储器和其它非易失性存储器的常见使用包含个人计算机、个人数字助理(PDA)、数码相机、数字媒体播放器、数字记录器、游戏、电器、交通工具、无线装置、蜂窝式电话和可移除式存储器模块，且非易失性存储器的使用持续扩展。
快闪存储器通常利用两个基本架构，称为NOR快闪和NAND快闪。所述设计是从用于对装置进行读取的逻辑衍生而来。在NOR快闪架构中，存储器单元列与耦合到位线的每一存储器单元并联耦合。在NAND快闪架构中，存储器单元列与耦合到位线的列的仅第一存储器单元串联耦合。
快闪存储器和其它非易失性存储器常被分组为称为“擦除块”的区段。可通过将个别单元的阈值电压从初始状态进行更改来对擦除块内的每一单元选择性地电编程。然而，擦除块的单元大体上是在整个块上在单个操作中被擦除或回复到其初始状态。擦除块中的需要由存储器装置保持的任何数据必须在执行擦除操作之前首先被复制到另一位置或缓冲器。
部分是由于其较大的块大小，NAND装置主要是用于存储数据，例如音频、视频或图像文件。此些文件被频繁读取，但大体上不会被频繁修改。然而，NAND装置逐渐被设计为嵌入式系统。此些系统具有代码和临时参数存储以及数据存储的需要。然而，代码和参数数据要求相对频繁的修改，从而要求对块中将要保持的数据的频繁且密集的移动或缓冲。随着存储器密度持续增加，块大小也趋于增加，因此加剧了此问题。
出于上文所述的原因，且出于所属领域的技术人员在阅读和理解本说明书之后将明白的下文所述的其它原因，此项技术中需要替代的存储器架构及其操作。
发明内容
附图说明
图1是具有至少一个根据本发明实施例的存储器装置的电子系统的功能框图。
图2是现有技术的实例性NAND存储器阵列的一部分的示意图。
图3是展示可能用于本发明实施例的物理块架构的NAND存储器阵列的一部分的示意图。
图4是展示根据本发明实施例的物理块选择的存储器装置的一部分的框图。
图5是展示根据本发明实施例的用于选择多个物理块进行擦除操作且选择个别物理块进行其它操作的逻辑的一个实例的框图。
图6是具有至少一个根据本发明实施例的存储器装置的存储器模块的功能框图。
具体实施方式
在本发明实施例的以下详细描述中，参考形成本发明一部分的附图，且其中借助于图解而展示可实践本发明的具体实施例。充分详细地描述这些实施例以使得所属领域的技术人员能够实践本发明，且将理解，可利用其它实施例，且在不脱离本发明范围的情况下可做出过程、电的或机械的改变。因此，不是以限制意义做出以下详细描述，且本发明的范围仅由所附权利要求书及其等效物界定。
各种实施例的存储器装置包含逻辑上组织为一个或一个以上具有第一大小的第一存储器擦除块和一个或一个以上具有大于第一大小的第二大小的第二存储器擦除块的存储器阵列。块大小可由装置的用户或在制造或测试期间界定或预定。以此方式，预期要求频繁更新的数据可存储在对应于第一存储器擦除块的位置，而预期要求相对不频繁的更新的数据可存储在对应于第二存储器擦除块的位置。将预期要求相对较频繁更新的数据存储在较小的存储器块中促进对存储器单元的不必要的擦除的减少。另外，通过提供较大的存储器块用于存储预期要求相对较不频繁更新的数据，在同时擦除较大量的存储器单元的过程中可获得效率。
图1是根据本发明实施例的作为电子系统的部分耦合到处理器130的NAND快闪存储器装置100的简化框图。电子系统的一些实例包含个人计算机、个人数字助理(PDA)、数码相机、数字媒体播放器、数字记录器、游戏、电器、交通工具、无线装置、蜂窝式电话和类似物。处理器130可为存储器控制器或其它外部存储器。
存储器装置100包含以行和列布置的存储器单元阵列104。提供行解码电路108和列解码电路110以对地址信号进行解码。地址信号经接收和解码以存取存储器阵列104。存储器装置100还包含输入/输出(I/O)控制电路112，用以管理去往存储器装置100的命令、地址和数据的输入以及来自存储器装置100的数据和状态信息的输出。地址寄存器114耦合在I/O控制电路112与行解码电路108和列解码电路110之间，用以在解码之前锁存地址信号。命令寄存器124耦合在I/O控制电路112与控制逻辑116之间，用以锁存传入的命令。控制逻辑116响应于命令而控制对存储器阵列104的存取，且产生外部处理器130的状态信息。控制逻辑116耦合到行解码电路108和列解码电路110，以响应于地址而控制行解码电路108和列解码电路110。行解码电路108根据本发明实施例而经配置以促进选择多个存储器单元物理块进行正常擦除操作，同时准许个别地选择单个存储器单元物理块进行其它存取操作。将正常擦除操作定义为在存储器装置的使用期间当其正在接收其既定操作输入时执行的擦除操作。
控制逻辑116也耦合到高速缓冲存储器寄存器118。高速缓冲存储器寄存器118在控制逻辑116的引导下锁存传入或传出的数据以在存储器阵列104正忙于分别写入或读取其它数据的同时临时存储数据。在写入操作期间，将数据从高速缓冲存储器寄存器118传送到数据寄存器120以传递到存储器阵列104，随后将新数据从I/O控制电路112锁存于高速缓冲存储器寄存器118中。在读取操作期间，将数据从高速缓冲存储器寄存器118传送到I/O控制电路112以输出到外部处理器130，随后将新数据从数据寄存器120传送到高速缓冲存储器寄存器118。状态寄存器122耦合在I/O控制电路112与控制逻辑116之间以锁存用于输出到处理器130的状态信息。
存储器装置100在控制逻辑116处经由控制链路132从处理器130接收控制信号。根据本发明，控制信号可包含芯片启用CE#、命令锁存启用CLE、地址锁存启用ALE以及写入启用WE#。存储器装置100经由多路复用输入/输出(I/O)总线134从处理器130接收命令信号(或命令)、地址信号(或地址)以及数据信号(或数据)，且经由I/O总线134向处理器130输出数据。
具体来说，在I/O控制电路112处经由I/O总线134的输入/输出(I/O)引脚[0:7]接收命令，且将其写入到命令寄存器124中。在I/O控制电路112处经由总线134的输入/输出(I/O)引脚[0:7]接收地址，且将其写入到地址寄存器114中。在I/O控制电路112处经由用于8位装置的输入/输出(I/O)引脚[0:7]或用于16位装置的输入/输出(I/O)引脚[0:15]接收数据，且将其写入到高速缓冲存储器寄存器118中。数据随后被写入到数据寄存器120中以用于对存储器阵列104进行编程。对于另一实施例，可省略高速缓冲存储器寄存器118，且将数据直接写入数据寄存器120中。还经由用于8位装置的输入/输出(I/O)引脚[0:7]或用于16位装置的输入/输出(I/O)引脚[0:15]输出数据。所属领域的技术人员将了解，可提供额外的电路和控制信号，且图1的存储器装置已经简化以有助于着重于本发明。另外，虽然已根据流行惯例针对各种信号的接收和输出而描述图1的存储器装置，但应注意，各种实施例不受所描述的特定信号和/或I/O配置的限制，除非本文明确说明。
控制寄存器126可耦合到控制逻辑116以存储一个或一个以上地址。存储在控制寄存器126中的地址可用于界定存储器阵列104的具有不同逻辑擦除块大小的部分。举例来说，控制寄存器126可界定各与一个物理块的第一逻辑擦除块相关联的物理块的开始和结束地址，以及各与两个物理块的第二逻辑擦除块相关联的物理块的开始和结束地址。将明白，界定开始和结束地址将不要求存储两个地址。举例来说，对于具有两组逻辑擦除块的装置，控制寄存器可存储仅一个地址以界定两组逻辑擦除块，即，第一组的开始地址可为存储器装置的默认的第一地址，所存储的地址可为第一组的结束地址，第二组的开始地址可为所存储的地址加1，且第二组的结束地址可为存储器装置的默认的最后地址。控制寄存器126可响应于在控制链路132上接收到的命令而被加载其地址值。控制寄存器126可由将在断电时复位的锁存器形成。或者，控制寄存器126可进一步包含具有在存储器阵列104或硬编程装置中使用的类型的存储器单元的非易失性寄存器(例如熔丝)，以准许在断电时保持所述定义。
软件驱动程序可作为计算机可读指令包含在处理器130中，以致使处理器130管理对存储器阵列104的对应于各种逻辑擦除块大小的不同部分的数据存储。处理器130可进一步经配置以基于数据的特性将数据引导到不同的逻辑擦除块。举例来说，处理器130可基于正在保存的文件类型、待保存的文件的大小、待保存的数据的来源或某个其它标准将数据引导到逻辑擦除块。
图2是可能在图1的存储器阵列104中找到的实例性NAND存储器阵列200的一部分的示意图。如图2所示，存储器阵列200包含字线202₁到202_N和交叉的位线204₁到204_M。为了便于在数字环境中寻址，字线202的数目和位线204的数目各自大体上是2的某个幂。
存储器阵列200包含NAND串206₁到206_M。每一NAND串包含晶体管208₁到208_N，其各自位于字线202与位线204的交叉处。在图2中描绘为浮动栅极晶体管的晶体管208表示用于数据存储的非易失性存储器单元。每一NAND串206的浮动栅极晶体管208以源极到漏极串联连接在一个或一个以上源极选择栅极210(例如，场效晶体管(FET))与一个或一个以上漏极选择栅极212(例如，FET)之间。每一源极选择栅极210位于局部位线204与源极选择线214的交叉处，而每一漏极选择栅极212位于局部位线204与漏极选择线215的交叉处。
每一源极选择栅极210的源极连接到共同源极线216。每一源极选择栅极210的漏极连接到对应NAND串206的第一浮动栅极晶体管208的源极。举例来说，源极选择栅极210₁的漏极连接到对应NAND串2061的浮动栅极晶体管208₁的源极。每一源极选择栅极210的控制栅极220连接到源极选择线214。如果利用多个源极选择栅极210用于给定NAND串206，那么其将串联耦合在共同源极线216与所述NAND串206的第一浮动栅极晶体管208之间。
每一漏极选择栅极212的漏极在漏极触点228处连接到用于对应NAND串的局部位线204。举例来说，漏极选择栅极212₁的漏极在漏极触点228₁处连接到用于对应NAND串206₁的局部位线204₁。每一漏极选择栅极212的源极连接到对应NAND串206的最后一个浮动栅极晶体管208的漏极。举例来说，漏极选择栅极212₁的源极连接到对应NAND串206₁的浮动栅极晶体管208_N的漏极。如果利用多个漏极选择栅极212用于给定NAND串206，那么其将串联耦合在对应位线204与所述NAND串206的最后一个浮动栅极晶体管208_N之间。
浮动栅极晶体管208的典型构造包含源极230和漏极232、浮动栅极234以及控制栅极236，如图2所示。浮动栅极晶体管208的控制栅极236耦合到字线202。浮动栅极晶体管208的列是耦合到给定局部位线204的那些NAND串206。浮动栅极晶体管208的行是共同耦合到给定字线202的那些晶体管。其它形式的晶体管208也可用于本发明实施例，例如NROM、磁性或铁电晶体管，和能够经编程以呈现两个或两个以上数据状态之一的其它晶体管。虽然NAND存储器阵列200是NAND架构的典型，但此项技术中理解非易失性存储器的其它配置。然而，本文描述的各种实施例不受存储器阵列的架构的限制。
图3是作为图1的存储器阵列104的一部分的NAND存储器阵列300的一部分的示意图，其展示可能用于本发明实施例的物理块架构。阵列300的存储器单元308大体上如参看图2所描述。如图3展示，存储器阵列300被组织成存储器单元物理块340。对于各种实施例，每一擦除块可含有一个或一个以上物理块340。
图3中描绘四个存储器单元物理块，即，340₀、340₁、340₂和340₃。虽然可界定较少的物理块，但所要的配置可含有大体上较大数目的物理块。每一物理块340被描绘为包含三个位线304₀、304₁和304₂。虽然可界定较少的位线，但所要的配置可含有大体上较大数目的位线。每一物理块340包含耦合到其位线304中的每一者的一个存储器单元串308，且其中存储器单元串中的每一者耦合到源极线316。尽管不作要求，但邻近的块340可共享一源极线316。举例来说，物理块340₀和340₁可共享源极线316_0-1，物理块340₂和340₃可共享源极线316_2-3，依此类推。每一源极选择栅极310或SGS位于位线304与源极选择线314的交叉处，而每一漏极选择栅极312或SGD位于位线304与漏极选择线315的交叉处。尽管被描绘为包含仅一个源极选择栅极310和一个漏极选择栅极312，但每一存储器单元串308可包含多个选择栅极，如参看图2所述。
图4是展示根据本发明实施例的物理块选择的存储器装置的一部分的框图。为了创建含有一个以上物理块340的逻辑擦除块，存储器装置将适于促进在擦除操作期间选择多个物理块340作为每位线含有多个串的单个擦除块，但在读取和编程操作期间个别地选择那些相同的物理块340以使得每次读取或编程每位线仅一个串。举例来说，在偶数和奇数物理块340共享源极线的情况下，可能需要对于任何一个源极线仅一个物理块340有效。在此情况下，多串擦除块可能含有两个或两个以上偶数物理块，例如，物理块340₀和340₂。在擦除操作期间，将通过行解码电路108选择物理块340₀和340₂两者，即，将激活物理块340₀和340₂两者中的字线302。但在读取和编程操作期间，将通过行解码电路108选择物理块340₀或340₂中的仅一者，即，将用通过电压或读取电压驱动物理块340₀或340₂中的仅一者中的字线302。或者，邻近的或多个邻接的物理块340可形成多串擦除块。类似于先前实例，在擦除操作期间，多串擦除块的所有物理块340将被选定，但在读取和编程操作期间，邻接的物理块340中的仅一者将被激活。且虽然上述实例着重于构成多串擦除块的偶数/奇数、邻近的和邻接的物理块340，但此些逻辑擦除块可使用物理块340的任何组合，如本文中将明白。
对于各种实施例，逻辑擦除块具有至少两个不同大小，即，一个或一个以上第一擦除块含有X个物理块340，且一个或一个以上第二擦除块含有Y个物理块340，其中X是等于或大于一的整数值，Y是等于或大于二的整数值，且X不等于Y。作为实例，存储器装置可具有第一擦除块，其中每第一擦除块含有一个物理块340，使得对第一擦除块的擦除操作每位线擦除一个存储器单元串，且具有第二擦除块，其中每第二擦除块含有四个物理块340，使得对第二擦除块的擦除操作每位线擦除四个存储器单元串。应明白，电荷泵或其它用于产生内部电压的电路的大小将必须经设计以提供足够的电流来用于每位线擦除多个存储器单元串。
图5是展示用以促进选择多个物理块340进行擦除操作且选择个别物理块340进行读取和编程操作的逻辑的一个实例的框图。图1和图3的行解码电路108大体上包含对应于每一物理块的匹配电路，其分析传入的地址信号，且在地址信号匹配于物理块的地址的情况下激活其对应的物理块。举例来说，如果地址信号Addr匹配于物理块340的地址，则匹配电路508的输出将为逻辑高，如果地址信号Addr匹配于物理块340′的地址，则匹配电路508′的输出将为逻辑高，且如果地址信号Addr匹配于物理块340″的地址，则匹配电路508″的输出将为逻辑高。
通过添加适当的逻辑，第一或主匹配电路的输出可用于选择其对应物理块和对应于第二或从属匹配电路的一个或一个以上物理块。图5仅展示这可如何完成的一个实例。在图5中，将匹配电路508的输出提供到AND门510的第一输入，且将AND门510的输出提供到OR门515的第一输入。将匹配电路508′的输出提供到OR门515的第二输入，且OR门515的输出提供对物理块340′的选择。控制信号CmbBlk指示组合多个物理块以供选择的期望。举例来说，如果控制信号CmbBlk具有逻辑低值，那么AND门510的输出为逻辑低，且OR门515具有响应于匹配电路508′的输出的输出。然而，如果控制信号CmbBlk具有逻辑高值，则AND门510的输出响应于主匹配电路508的输出，从而允许在地址信号Addr匹配于物理块508的地址的情况下选择物理块508′。因此，存储器装置的控制逻辑将在需要选择多个物理块340以供擦除的情况下将控制信号CmbBlk设定为逻辑高值，且在需要选择个别物理块340以供读取或编程的情况下将控制信号CmbBlk设定为逻辑低值。为了将两个以上物理块组合为逻辑擦除块，主匹配电路508可以类似于匹配电路508耦合到物理块340′的方式耦合到额外的物理块。注意到，这仅是可如何同时选择多个物理块340以供作为一逻辑擦除块进行擦除，同时准许个别地选择物理块340进行其它操作的一个实例。
匹配电路508″不是主匹配电路，也不是从属匹配电路，且响应于地址信号Addr以专门选择其对应的物理块340″。以此方式，物理块340和340′可形成一个具有两个物理块的逻辑擦除块，而物理块340″可形成仅具有物理块340″的不同逻辑擦除块。虽然图5描绘具有一个物理块的第一擦除块和具有两个物理块的第二擦除块，但各种实施例可提供额外或替代的逻辑擦除块大小。
尽管图5的实例描绘用于同时选择共享相同位线的多个物理块的硬件配置，但存取电路可以编程方式响应于单个逻辑块地址而激活多个物理块。以所述方式，物理块的任何组合可用于界定逻辑擦除块。
在实践中，存储器阵列的对应于较小逻辑擦除块的第一部分可贮存系统数据，例如操作代码和临时参数数据，而存储器阵列的对应于较大逻辑擦除块的第二部分可贮存相对静态的数据存储，例如用户数据。贮存的部分可例如通过可熔元件的使用被硬编码到存储器装置中，或者其可例如通过设定为每一部分界定逻辑地址范围的易失性或非易失性寄存器而可编程。可编程寄存器常用于为存储器装置界定时序特性、电压电平和其它操作参数。也可界定存储器阵列的对应于不同逻辑块大小的额外部分。作为仅一个实例，每逻辑擦除块具有一个物理块的第一部分可贮存临时参数值，每逻辑擦除块具有两个物理块的第二部分可贮存操作代码，每逻辑擦除块具有四个物理块的第三部分可贮存用户数据，且每逻辑擦除块具有八个物理块的第四部分可贮存档案数据。在擦除不同的逻辑擦除块时，存储器装置可经配置以使得可响应于对应于逻辑擦除块的物理块中的任一者的地址而擦除逻辑擦除块的所有物理块。或者，存储器装置可经配置以使得可响应于对应于逻辑擦除块的物理块中的第一者的地址而擦除擦除块的所有物理块，但可响应于对应于逻辑擦除块的其它物理块中的任一者的地址而个别地擦除物理块。
图6是根据本发明实施例的存储器模块600的图解。将存储器模块600说明为存储卡，但参照存储器模块600所论述的概念适用于其它类型的可移除或便携式存储器(例如，USB快闪驱动器)，且希望在本文使用的“存储器模块”的范围内。另外，尽管图6中描绘一个实例性形状因数，但这些概念同样适用于其它形状因数。
在一些实施例中，存储器模块600将包含外壳605(如所描绘)，其用以封闭一个或一个以上存储器装置610，但此外壳并非对于所有装置或装置应用来说都是重要的。根据本发明实施例，至少一个存储器装置610是非易失性存储器。在存在的情况下，外壳605包含一个或一个以上触点615以用于与主机装置通信。主机装置的实例包含个人计算机、PDA、数码相机、数字媒体播放器、数字记录器、游戏、电器、交通工具、无线装置、蜂窝式电话、存储卡读取器、接口集线器和类似物。对于一些实施例，触点615呈标准化接口的形式。举例来说，在USB快闪驱动器的情况下，触点615可能呈USB类型A插入连接器的形式。一般来说，触点615提供用于在存储器模块600与具有用于触点615的相容受体的主机之间传递控制、地址和/或数据信号的接口。
存储器模块600可任选地包含额外电路620，其可为一个或一个以上集成电路和/或离散组件。对于一些实施例，额外电路620可包含用于控制在多个存储器装置610上的存取和/或用于在外部主机与存储器装置610之间提供翻译层的存储器控制器。举例来说，在一定数目的触点615与到一个或一个以上存储器装置610的一定数目的I/O连接之间可能不存在一一对应关系。因此，存储器控制器可选择性地耦合存储器装置610的I/O连接(图6中未示)以在适当时间在适当I/O连接处接收适当信号，或在适当时间在适当触点615处提供适当信号。类似地，主机与存储器模块600之间的通信协议可与存储器装置610的存取所要求的通信协议不同。存储器控制器随后可将从主机接收的命令序列翻译为适当的命令序列，以实现对存储器装置610的所要存取。此翻译除了命令序列之外可进一步包含信号电压电平的改变。
额外电路620可进一步包含与存储器装置610的控制无关的功能性，例如可能由专用集成电路(ASIC)执行的逻辑功能。而且，额外电路620可包含用以限制对存储器模块600的读取或写入存取的电路，例如密码保护、生物计量学或类似物。额外电路620可包含用以指示存储器模块600的状态的电路。举例来说，额外电路620可包含用以确定是否正在向存储器模块600供应功率以及是否当前正在存取存储器模块600，且显示其状态的指示(例如，在供电时的稳定光和在存取时的闪烁光)的功能性。额外电路620可进一步包含例如去耦电容器等无源装置以帮助调节存储器模块600内的功率要求。
结论
各种实施例的存储器装置包含逻辑上组织为具有至少两个不同大小的擦除块的非易失性存储器阵列。各种实施例进一步提供对多个存储器单元物理块的同时擦除，同时提供对所述物理块的个别选择以用于读取和编程操作。以此方式，预期要求频繁更新的数据可存储在对应于具有第一大小的第一擦除块的位置，而预期要求相对不频繁的更新的数据可存储在对应于大于第一擦除块的第二擦除块的位置。将预期要求相对较频繁更新的数据存储在较小的存储器块中促进了对存储器单元的不必要的擦除的减少。另外，通过提供较大的存储器块来用于存储预期要求相对较不频繁更新的数据，在同时擦除较大量的存储器单元的过程中可获得效率。
虽然本文已说明和描述特定实施例，但所属领域的技术人员将了解，经计算以实现相同目的的任何布置可代替所展示的特定实施例。所属领域的技术人员将明白对本发明的许多改编。因此，本申请案希望涵盖对本发明的任何改编或变化。