一种高密度、高鲁棒性的亚阈值存储单元电路 【技术领域】
本发明涉及亚阈值工作区域下的存储单元，尤其是一种高密度，高鲁棒性的亚阈值存储单元电路。它可以工作在200mV的电源电压下，兼具高密度，高鲁棒性，超低功耗等特点。
背景技术
存储单元阵列是现代数字系统的重要组成部分，也往往是系统设计的功耗瓶颈。市场对各种便携式设备需求的不断提高对存储单元阵列的降低功耗技术提出了更高的要求。亚阈值设计是当前超低功耗设计的热门。通过降低电源电压(Vdd)进入电路的亚阈值区域——Vdd小于阈值电压(Vth)，使得系统工作在电路的线性区，进而显著降低系统的动态、静态功耗。亚阈值存储单元阵列的设计更是凸显了亚阈值设计的低功耗优越性。但是在具体的实现过程中该设计也引入了一系列问题：1)静态噪声容限(static noise margin(SNM))急剧恶化；2)写能力变弱；3)对工艺偏差的容忍度变差等。为了解决这些问题，人们也提出了一些能够工作在200～300mV之间的亚阈值存储单元。但是，这些设计都是以牺牲存储单元的密度为代价的。
在常规状态下，与保持噪声容限和写噪声容限相比，读噪声容限最小。所以它是存储单元设计的关键设计指标。有人可在传统6管存储单元的设计基础上增加了2个NMOS管，使得内部信息在读出的过程中不会干扰内部节点的信息。这样，该亚阈值存储单元的读噪声容限就等于该单元的保持噪声容限。但是，与传统的6管存储单元相比，这种结构的存储单元要多消耗30％的面积。另有人提出了一款单端的6管亚阈值存储单元。虽然单端结构使得该存储单元在读操作过程的鲁棒性较强，但是这种结构的写能力较弱，在写过程中需要写辅助单元的协助。而且为了解决亚阈值电路特性易受工艺偏差影响等问题，该设计普遍采用了较大尺寸的晶体管。这样，该设计的得密度也会受到一定的影响。
采用亚阈值设计技术可以成平方项关系降低系统功耗，亚阈值存储电路的设计已经证实了存储单元的动态功耗、静态功耗可以随着电源电压的下降成平方项减少。考虑到存储单元阵列的容量，这一减少的功耗将非常可观。但是处于亚阈值区域的电路有着它本身特有的电路特性。常规设计中(超阈值状态下)由调整存储单元各晶体管尺寸大小以达到存储单元读能力、写能力以及芯片面积消耗的平衡状态(trade-off)的方法已经完全不能适应亚阈值电路设计的需求。因此，高密度，高鲁棒的亚阈值存储单元设计是亚阈值电路设计真正能够走向产业化的瓶颈。
【发明内容】
本发明的目的是克服现有技术之缺陷，提供一种高密度、高鲁棒性的亚阈值存储单元电路，为了平衡存储单元的各项指标，达到系统性能最优。本发明针对亚阈值电路的实际特点设计了一种双端写，单端读的高密度，高鲁棒性存储单元。它能够在保证系统的超低功耗同时，达到写噪声容限、读噪声容限、保持噪声容限的兼优。同时高密度的设计使得该存储单元阵列消耗的芯片面积是目前已知芯片中最小的。这使得亚阈值存储单元走向产业化，商品化成为可能。
为实现以上目的，本发明采用的技术方案如下：
一种高密度、高鲁棒性的亚阈值存储单元电路，其特征在于：设有包括两个PMOS管P1及P2，五个NMOS管N1、N2、N3、N4及N5，共七个晶体管构成双端写，单端读的高密度，高鲁棒性亚阈值存储单元电路；其中，两个PMOS管及NMOS管N3、N4、N5的各体端均与本晶体管的栅端连接，NMOS管N1、N2的体端及源端接地，两个PMOS管地源端连接到电源电压，NMOS管N1的漏端和栅端分别与PMOS管P1的漏端和栅端连接在一起，组成一个反相器；NMOS管N2的漏端和栅端分别与PMOS管P2的漏端和栅端连接在一起，组成另一个反相器；NMOS管N1漏端及PMOS管P1漏端与NMOS管N2栅端及PMOS管P2栅端连接在一起，NMOS管N1栅端和PMOS管P1栅端之间的连接端与NMOS管N2漏端和PMOS管P2漏端之间的连接端分别连接在NMOS管N5源、漏两端之任一端，NMOS管N5的栅端与外部控制信号读字线的取反信号连接，NMOS管N1漏端和PMOS管P1漏端之间的连接端与写位线分别连接在NMOS管N3源、漏两端之任一端，NMOS管N3的栅端连写字线，NMOS管N2漏端和PMOS管P2漏端之间的连接端与写位线的非和读位线的共享位线分别连接在NMOS管N4源、漏两端之任一端，NMOS管N4栅端连接到写字线和读字线共享的字线上。
上述电路中，NMOS管N3、N4起匹配管作用，NMOS管N5起关断管作用。由于本发明电路是为在亚于存储单元工作设计的，电路的工作状态决定了N3、N4、N5三个晶体管的源端与漏端之间是可以互相动态转化的，可随着与此源、漏两端分别对应连接的两连接端的电位变化而自动转换。因此N3、N4及N5的源端与漏端可与其对应的连接端任意相连。
与现有技术相比，本发明具有以下优点及显著效果：
(1)在目前已知的亚阈值存储单元中单位面积消耗最小。7个晶体管的电路结构简单可靠。本发明受工艺偏差的影响较小，每个晶体管均为最小尺寸设计，没有比例设计要求。
(2)P1、P2、N3～N5晶体管的体端均连接到相应晶体管的栅端。N1、N2的体端连接到常规的地的连接方式使得本发明在保证上拉、下拉驱动能力平衡的同时增加存储单元匹配管的开启关断电流。这样就带来了两个好处：a)上拉、下拉驱动能力的平衡保证了存储单元的鲁棒性。b)本发明的开启关断电流在目前已知设计的亚阈值存储单元的开启关断电流中最大。这样，未选中存储单元累积的漏电流的影响相应变弱。本发明可以在同一位线上支持更多的存储单元。这在另一方面解决了亚阈值存储单元阵列普遍存在的同一位线上串联存储单元较少的问题。提高了亚阈值存储单元阵列的容量和密度。
(3)从单端读字线RWL进行读取操作，从写位线(WBL)和写位线的非(WBL)同时写的操作方式，使得该发明能够在获得较大的读噪声容限的同时不会损耗存储单元的写能力。无需外加写辅助单元或者敏感放大器亦可以正常工作。关断管N5的引入巧妙利用了亚阈值区域内P型晶体管，N型晶体管在|Vgs|＞0时能传送完整的数据信号，而在|Vgs|＝0传送数据信号有损失的特性，在读周期关断|Vgs|＝0，避免外部信息对内部节点的干扰；在写和保持周期开启|Vgs|＞0，增加写能力和保持能力。
【附图说明】
图1是本发明高密度，高鲁棒性的亚阈值存储单元电路结构图；
图2是一列亚阈值存储阵列的逻辑框图及最差情况下位线漏电流的影响示意图；
图3是常规亚阈值存储单元在同一位线上串联64个存储单元时，读“1”时的位线输出波形图；
图4是常规亚阈值存储单元在同一位线上串联64个存储单元时，读“0”时的位线输出波形图；
图5是本发明与常规亚阈值存储单元同等条件下读“1”操作时的位线输出波形图比较。
【具体实施方式】
参看图1，本发明的高密度、高鲁棒性的亚阈值存储单元电路由7个晶体管组成，两个P型晶体管(P1，P2)和五个N型晶体管(N1～N5)。其中P1，P2，N3～N5晶体管的体端均连接到相应晶体管的栅端。N1，N2的体端连接到常规的地gnd。N1，P1和N2，P2分别组成了两个反相器(INV1，INV2)，中间由关断管N5连接成交叉耦合的方式：由N1，P1组成的INV1的输出端直接连接到由N2，P2组成的INV2的输入端；而INV2的输出端经由关断管N5连接到INV1的输入端。N5的栅端连接外部控制信号读字线(RWL)的取反信号RWL。N3，N4为匹配管：通过N3连接INV1与写位线(WBL)，N3的栅端连接写字线(WWL)；通过N4连接INV2与写位线的非和读位线共享的位线(WBL+RBL)，N4的栅端连接写字线和读字线的共享字线(WWL+RWL)。
在本发明实际的操作过程中，读操作是通过读字线RWL信号有效控制开启晶体管N4，关断切断管N5，将存储单元的内部信号传送到读位线(RBL)上，仅由单端读位线上逻辑信号识别存储单元的内部信息，完成单端读的操作过程。写操作时通过WWL信号控制，此时读字线RWL信号无效，匹配晶体管N3、N4，切断管N5均处于开启状态。写字线(WBL)和写位线的非(WBL)上的信号将通过匹配晶体管N3、N4传送到内部节点，改变存储单元内部的信息，完成双端写的操作过程。
由于P型晶体管的驱动性能明显不如N型晶体管，本发明将存储单元上拉管P1，P2和匹配管N3，N4以及关断管N5的体端均连接到栅端，而N1，N2的体端还是直接接在地gnd上。本发明采用这种方法在满足存储单元读写能力平衡的同时妥善的解决了读“1”操作中所引起的每条位线上存储单元的限制。采用此连接方法的另一个好处是，本发明受工艺偏差的影响较小，使得无需增大存储单元晶体管的具体尺寸，就可以得到较好的工艺偏差容忍性，亦即本发明只采用最小尺寸晶体管设计，由本发明组成的逻辑单元阵列就能就能达到很好的良率。
本发明的高密度、高鲁棒性的亚阈值存储单元电路的工作原理如下：
A，读操作
对于常规的存储单元，假定存储单元存储的逻辑值为0时，即Q为“0”，NQ为“1”。预充周期结束后，在读“0”的操作中，电压值Q会随着预充到电源电压(Vdd)的位线增加。一旦该值大于反相器的翻转电压(Vtrip)，存储单元就会经历一个错误的写“1”过程。这在存储单元设计中被称做写破坏。对于本发明，预充电后，RWL置1后，Q会拉高到RBL的预充电值。因为关断管N5在本发明的读过程中关断，Q1的电压值不会随着Q值的变化明显变化。这样外部信息对存储单元内部节点的信号干扰即被避免。亚阈值存储单元读噪声容限较小的问题也被解决。
B，写操作
较大的写噪声容限和保持噪声容限在亚阈值SRAM设计中同样很重要。在实际的写操作过程中，读位线(RBL)置为0，关断管(N5)开启(|Vgs|＞0)。因为在亚阈值区域内晶体管开启时，可以无损耗的传递数据信息，所以Q1节点可以跟随Q节点的变化而变化。与此同时，双端写的组织结构和两个反相器(INV1，INV2)交叉耦合的连接方式的正反馈保证了本发明的写和保持噪声容限。
C，提升存储单元密度
开启关断电流比(Ion/Ioff)是存储单元阵列设计的重要指标之一。正常的设计中(超阈值状态下)开启、关断电流比(Ion/Ioff)大致为107，而在亚阈值设计中该值仅为103-104。如果没有留有足够的冗余度(位线上串联存储单元数大于一定限度)，被选中单元的开启电流可能会被累积的未被选中存储单元的漏电流干扰，以致后续电路无法识别正确的逻辑，造成存储单元的读写失效(图2)。考虑到工艺偏差及后续敏感放大器的偏置电压，单个位线上存储单元数会被进一步限制。目前的亚阈值区域的存储单元阵列设计倾向于两种设计方式：1)仔细计算各种工艺角内晶体管开启电流和关断电流的比例关系，严格控制同一位线上串联的存储单元的数目[1，2]；2)在存储单元内部加上漏电流补偿逻辑[3，4]。但是存储单元阵列是大容量逻辑部件，对设计密度有着较高的要求，上面两种方法都不能有效的解决存储单元阵列芯片面积消耗过大的问题。
事实上P型晶体管的驱动性能明显不如N型晶体管(P型晶体管漏电流的最小值大约是N型晶体管的22％under|Vds|＝|Vgs|＝200mV，0.13um工艺)。图3和图4是在每条位线上串联64个存储单元下读“1”和读“0”的仿真结果。所有的晶体管都是最小晶体管宽度且均为常规的连接方式(P型晶体管的体连接到电源电压Vdd，N型晶体管的体连接到地gnd)。该仿真结果是在存储单元阵列的读周期的最差情况(未被选中的存储单元与被选中存储单元的存储信息相反)得到的。在图3中，当读“1”操作时，存储单元的读位线RBL被拉低到63.19mV，引起了存储单元阵列的读错误。存储单元内部的节点信息也受到影响。相比下，当进行读“0”操作时，读位线RBL被拉到一个非常低的值(12.99mV)，存储单元内部的节点信息受干扰较小(如图4)。所以在亚阈值区域，位线上未选中存储单元累积的漏电流导致的读“1”时产生错误的几率高于读“0”时产生的。亦即，位线上能够串联的存储单元的数目受读“1”操作时开启电流和关断电流的影响。
根据阈值电压赋值公式
Vth=Vth0-γ(|-2φF|-|-2φF|+VBS)-ηVSD]]>
其中Vth0是当VBS＝0时的阈值电压，γ是体效应参数.2φF是硅表面势，VBS是源端到体端得电势差。本发明将存储单元上拉管P1，P2和匹配管N3，N4以及关断管N5的体端均连接到栅端。这种连接方式使得：1)开启状态时，晶体管阈值电压较小，开启电流大，增加的开启电流提高了晶体管的驱动能力；2)关断状态时，阈值电压与常规连接体方式晶体管的阈值电压相同，关断电流等电气性能均相同。在这种设计模式下，本发明的开启、关断电流比(Ion/Ioff)增强，从一个方面削弱了处于亚阈值区域电路的漏电流对电路性能的影响。但是需要注意的是，由于亚阈值区域内N型晶体管下拉能力相对与亚阈值区域内P型晶体管上拉能力强，所以在本发明的设计中只有P1，P2，N3～N5的体端和源端连接在一起，N1，N2的体端还是直接接在地gnd上。
图5表明由于开启关断电流比的提高，读位线RBL读出的电位信息为117.1mV。读位线RBL的电压损耗从68.4％减少到41.45％。在读“1”操作中，存储单元内部节点信息保持为电源电压的97.6％(逻辑“1”)，而通常的存储单元只可以保持85.6％。采用这种方式设计的本发明无需大尺寸晶体管，单元密度较小，由于同一位线能够支撑较多的存储单元，所以采用本发明的存储单元阵列可以获得较大的容量以及在整体密度上获得性能的提升。
本发明在满足存储单元读写能力平衡的同时妥善的解决了读“1”操作中所引起的每条位线上存储单元的限制。采用此连接方式的另一个好处是，受工艺偏差的影响较小，使得无需增大存储单元晶体管的具体尺寸，就可以得到较好的工艺偏差容忍性，亦即仅需采用最小尺寸设计，由本发明组成的逻辑单元阵列就能就能达到很好的良率。