内容可寻址存储器 【技术领域】
本发明涉及一种内容可寻址存储器(content addressable memory，CAM)，特别是指一种不用预充电(precharge)且具有低功率消耗的内容可寻址存储器。
背景技术
内容可寻址存储器包含多个呈阵列排列的内容可寻址存储单元(CAMcell)，并以列为单位将其储存的内容与一搜寻数据比较是否匹配(match)，以产生多个分别与列对应的匹配位。
根据每一内容可寻址存储单元可储存的状态数目，内容可寻址存储器可以是二元(binary)内容可寻址存储器、三元(ternary)内容可寻址存储器或其它。
当内容可寻址存储器是二元内容可寻址存储器时，每一内容可寻址存储单元包括一数据存储单元(data memory cell)及一比较电路，其中，数据存储单元储存一数据位及一互补数据位，以表示“0”及“1”这二种状态中的一者。
当内容可寻址存储器是三元内容可寻址存储器时，每一存储单元包括一数据存储单元、一屏蔽存储单元(mask memory cell)及一比较电路，其中，数据存储单元储存一数据位及一互补数据位，屏蔽存储单元储存一屏蔽位及一互补屏蔽位，二者相互配合以表示“0”、“1”及“不理会(don’t care)”这三种状态中的一者。
一般来说，不论是二元内容可寻址存储器或三元内容可寻址存储器，在每个比较周期都需要对搜寻位的输入端、互补搜寻位的输入端及匹配位的输出端进行预充电，如此一来，将影响整体效能及功率消耗。
【发明内容】
因此，本发明的目的是提供一种可以加快操作速度及降低功率消耗的内容可寻址存储器。
因此，本发明内容可寻址存储器包含一第一内容可寻址存储单元及一第二内容可寻址存储单元。该第一内容可寻址存储单元包含一第一数据存储单元及一第一比较电路。该第一数据存储单元用以储存一第一数据位。该第一比较电路耦接至该第一数据存储单元，用以比较该第一数据位与一第一搜寻位以决定是否匹配。该第二内容可寻址存储单元包含一第二数据存储单元及一第二比较电路。该第二数据存储单元用以储存一第二数据位。该第二比较电路耦接至该第二数据存储单元，用以比较该第二数据位与一第二搜寻位以决定是否匹配。其中，该第一比较电路包含一第一逻辑电路，该第二比较电路包含一第二逻辑电路，且该第一逻辑电路与该第二逻辑电路形成一静态互补式金属氧化物半导体逻辑电路。
【附图说明】
图1为本发明内容可寻址存储器的一方块图；
图2为本发明内容可寻址存储器的第一实施例；
图3为本发明内容可寻址存储器的第二实施例；
图4为本发明内容可寻址存储器的第三实施例；以及
图5为本发明内容可寻址存储器的第四实施例。
附图符号说明
1 数据存储单元
2、2’ 逻辑电路
21～24 晶体管
21’～24’ 晶体管
3、3’ 逻辑电路
31～32b 晶体管
31’～32’ 晶体管
4 数据存储单元
5 屏蔽存储单元
6、6’ 逻辑电路
61～64 晶体管
61’～64’ 晶体管
7、7’ 逻辑电路
71～74 晶体管
71’～74’ 晶体管
10、20 比较电路
【具体实施方式】
有关本发明的前述及其他技术内容、特点与功效，在以下结合参考附图的四个实施例的详细说明中，将可清楚地呈现。
在本发明被详细描述之前，要注意的是，在以下的说明内容中，类似的元件是以相同的编号来表示。
请参阅图1，图1示出了本发明内容可寻址存储器适用于接收n个搜寻位SBj及n个互补搜寻位SBj，并输出m个匹配位MBi，且包括m×n个内容可寻址存储单元MUij，其中，i＝1～m，j＝1～n。
请参阅图2，图2示出了本发明内容可寻址存储器的第一实施例，第一实施例为一个二元内容可寻址存储器，图中显示n＝3的情形。位于第i列的n个内容可寻址存储单元MUij分别接收n个搜寻位SBj及n个互补搜寻位SBj。每一内容可寻址存储单元MUij包括一数据存储单元1与一比较电路10，其中，比较电路10包括一逻辑电路2及一逻辑电路3。对于每一内容可寻址存储单元MUij而言，数据存储单元1储存一数据位DBij及一互补数据位DBij；逻辑电路2用来比较数据存储单元1所储存的位DBij、DBij与相对应的搜寻位SBj、互补搜寻位SBj是否匹配，且输出一比较结果至逻辑电路3；逻辑电路3包括受比较结果控制且互补的一晶体管31及一晶体管32，当比较结果是匹配时，晶体管31不导通，晶体管32导通，而当比较结果是不匹配时，晶体管31导通，晶体管32不导通。此外，位于第i列的n个内容可寻址存储单元MUij的逻辑电路3共同形成一静态互补式金属氧化物半导体逻辑(static CMOS logic)电路。
在第一实施例中，如图2中所示，对于位于第i列的n个内容可寻址存储单元MUij而言，晶体管31是P型金属氧化物半导体(PMOS)晶体管，且在一工作电压的输入端与匹配位MBi的输出端之间并联；晶体管32是N型金属氧化物半导体(NMOS)晶体管，且在一地电压的输入端及匹配位MBi的输出端之间串联；因此，逻辑电路3共同形成一具有n个输入端及一输出端的互补式与非门(NAND gate)。如此一来，不需要对搜寻位SBj的输入端、互补搜寻位SBj的输入端及匹配位MBi的输出端进行预充电，也没有静态电流，可以加快操作速度及降低功率消耗。
在第一实施例中，对于每一内容可寻址存储单元MUij而言，逻辑电路2包括四晶体管21～24，其中，晶体管21及晶体管22是NMOS晶体管，晶体管23及晶体管24是PMOS晶体管，晶体管21及晶体管23分别受数据位DBij及互补数据位DBij控制，且在相对应的搜寻位SBj的输入端及比较结果的输出端之间并联，晶体管22及晶体管24分别受互补数据位DBij及数据位DBij控制，且在相对应的互补搜寻位SBj的输入端及比较结果的输出端之间并联。
以下将对第一实施例的运作原理做较详细的说明。对于每一内容可寻址存储单元MUij而言，当数据存储单元1所储存的数据位DBij、互补数据位DBij与相对应的搜寻位SBj、互补搜寻位SBj匹配时(例如：{DBij，DBij，SBj，SBj}为{0，1，0，1}或{1，0，1，0})，逻辑电路2所输出的比较结果是1，使得晶体管31不导通，晶体管32导通，而当数据存储单元1所储存的数据位DBij、互补数据位DBij与相对应的搜寻位SBj、互补搜寻位SBj不匹配时(例如：{DBij，DBij，SBj，SBj}为{0，1，1，0}或{1，0，0，1})，逻辑电路2输出的比较结果是0，使得晶体管31导通，晶体管32不导通。对于位于第i列的n个内容可寻址存储单元MUij而言，当逻辑电路2所输出的比较结果都是1时，匹配位MBi的逻辑值是0，表示第i列是匹配的，而当逻辑电路2的比较结果中的至少一者是0时，匹配位MBi是1，表示第i列是不匹配的。
请参阅图3，其示出了本发明内容可寻址存储器地第二实施例，与第一实施例相似，不同之处在于逻辑电路2’及逻辑电路3’。在第二实施例中，对于位于第i列的n个内容可寻址存储单元MUij而言，晶体管23’、24’、31’是NMOS晶体管，晶体管21’、22’、32’是PMOS晶体管，晶体管31’在地电压的输入端与匹配位MBi的输出端之间并联，晶体管32’在工作电压的输入端与匹配位MBi的输出端之间串联，因此，逻辑电路3’共同形成一具有n个输入端及一输出端的互补式或非门(NOR gate)。如此一来，不需要对搜寻位SBj的输入端、互补搜寻位SBj的输入端及匹配位MBi的输出端进行预充电，也没有静态电流，可以加快操作速度及降低功率消耗。此外，第二实施例的运作原理可由第一实施例类推，此处不再多加说明。
请再参阅图4，本发明的第三实施例是一个三元内容可寻址存储器，图中显示n＝3的情形。位于第i列的n个内容可寻址存储单元MUij分别接收n个搜寻位SBj及n个互补搜寻位SBj。每一内容可寻址存储单元MUij包括一数据存储单元4、一屏蔽存储单元5与一比较电路20，其中，比较电路20包括一逻辑电路6及一逻辑电路7。对于每一内容可寻址存储单元MUij而言，数据存储单元4储存一数据位DBij及一互补数据位DBij；每一屏蔽存储单元5储存一屏蔽位CBij及一互补屏蔽位CBij；逻辑电路6及逻辑电路7用来比较数据存储单元4所储存的位DBij、DBij、屏蔽存储单元5所储存的位CBij、CBij及相对应的搜寻位SBj、互补搜寻位SBj是否匹配，以决定自身是否导通，当这些位匹配时，逻辑电路6不导通，逻辑电路7导通，而当这些位不匹配时，逻辑电路6导通，逻辑电路7不导通。此外，由附图可清楚的了解，位于第i列的n个内容可寻址存储单元MUij的逻辑电路6及逻辑电路7共同形成一静态互补式金属氧化物半导体逻辑电路。
在本实施例中，每一内容可寻址存储单元MUij的编码方式及是否匹配如下表所示：
DBij CBij 状态 是否匹配 0 0 不理会 一定匹配 0 1 0 视SBj而定 1 0 1 视SBj而定 1 1 无效 一定不匹配
对于位于第i列的n个内容可寻址存储单元MUij而言，逻辑电路6在一工作电压的输入端与匹配位MBi的输出端之间并联，逻辑电路7在一地电压的输入端与匹配位MBi的输出端之间串联，因此，逻辑电路6及逻辑电路7共同形成一类似互补式与非门的电路。如此一来，不需要对搜寻位SBj的输入端、互补搜寻位SBj的输入端及匹配位MBi的输出端进行预充电，也没有静态电流，可以加快操作速度及降低功率消耗。
在第三实施例中，对于每一内容可寻址存储单元MUij而言，逻辑电路6包括四晶体管61～64，逻辑电路7包括四晶体管71～74，其中，晶体管61～64为PMOS晶体管，且分别受相对应的搜寻位SBj、互补数据位DBij、相对应的互补搜寻位SBj及互补屏蔽位CBij控制，晶体管61及晶体管62串联，晶体管63及晶体管64串联，且与晶体管61及晶体管62并联，晶体管71～74为NMOS晶体管，且分别受相对应的搜寻位SBj、互补屏蔽位CBij、相对应的互补搜寻位SBj及互补数据位DBij控制，晶体管71及晶体管72串联，晶体管73及晶体管74串联，且与晶体管71及晶体管72并联。
以下将对本发明的第三实施例的运作原理做较详细的说明。对于每一内容可寻址存储单元MUij而言，当数据存储单元4所储存的数据位DBij、互补数据位DBij、屏蔽存储单元5所储存的屏蔽位CBij、互补屏蔽位CBij及相对应的搜寻位SBj、互补搜寻位SBj匹配时(例如：{DBij，DBij，CBij，CBij，SBj，SBj}为{0，1，1，0，0，1}、{1，0，0，1，1，0}、{0，1，0，1，0，1}或{0，1，0，1，1，0})，晶体管61及晶体管62不会同时导通，且晶体管63及晶体管64不会同时导通，使得逻辑电路6不导通，相对应地，晶体管71及晶体管72会同时导通，或者晶体管73及晶体管74会同时导通，使得逻辑电路7导通；相反地，当数据存储单元4所储存的位DBij、互补数据位DBij、屏蔽存储单元5所储存的屏蔽位CBij、互补屏蔽CBij及相对应的搜寻位SBj、互补搜寻位SBj不匹配时(例如：{DBij，DBij，CBij，CBij，SBj，SBj}为{0，1，1，0，1，0}、{1，0，0，1，0，1}、{1，0，1，0，0，1}或{1，0，1，0，1，0})，晶体管61及晶体管62会同时导通，或者晶体管63及晶体管64会同时导通，使得逻辑电路6导通，相对应地，晶体管71及晶体管72不会同时导通，且晶体管73及晶体管74不会同时导通，使得逻辑电路7不导通。对于位于第i列的n个三元内容可寻址存储单元MUij而言，当逻辑电路6都不导通且逻辑电路7都导通时，相对应的匹配位MBi是0，表示第i列是匹配的，而当逻辑电路6中的至少一者导通且逻辑电路7中的至少一者不导通时，相对应的匹配位MBi是1，表示第i列是不匹配的。
请参阅图5，其示出了本发明内容可寻址存储器的第四实施例，与第三实施例相似，不同之处在于编码方式、逻辑电路6’与逻辑电路7’。在第四实施例中，每一存储单元MUij的编码方式及是否匹配如下表所示：
DBij CBij 状态 是否匹配 0 0 无效 一定不匹配 0 1 0 视SBj而定 1 0 1 视SBj而定
1 1 不理会 一定匹配
对于位于第i列的n个内容可寻址存储单元MUij而言，晶体管61’～64’是NMOS晶体管，晶体管71’～74’是PMOS晶体管，逻辑电路6’在地电压的输入端与匹配位MBi的输出端之间并联，逻辑电路7’在工作电压的输入端与匹配位MBi的输出端之间串联，因此，逻辑电路6’及逻辑电路7’共同形成一类似互补式或非门的电路。如此一来，不需要对搜寻位SBj的输入端、互补搜寻位SBj的输入端及匹配位MBi的输出端进行预充电，也没有静态电流，可以加快操作速度及降低功率消耗。此外，第四实施例的运作原理可由第三实施例类推，此处不再多加说明。
需注意者，在上述实施例中，数据存储单元1、4及屏蔽存储单元5是静态随机存取存储单元(SRAM cell)，但本发明并不以此为限，亦可以其它类型的存储单元来实现。
综上所述，上述实施例藉由将逻辑电路3、3’耦接成静态互补式金属氧化物半导体逻辑电路，或者将逻辑电路6、6’及逻辑电路7、7’耦接成静态互补式金属氧化物半导体逻辑电路，不需要预充电，也没有静态电流，因此确实能实现加快操作速度及降低功率消耗的功效。
以上所述仅为本发明的实施例而已，不能以此限定本发明实施的范围，凡依本发明权利要求及发明说明内容所作的简单的等效变化与修饰，皆仍属本发明专利涵盖的范围内。