非易失半导体存储器 本发明一般涉及非易失半导体存储器，尤其涉及采用平面型存储单元的这种存储器。
通常称为非易失存储器的只读存储器具有与存储单元有关的典型结构，存储单元按线路逻辑规则可分成“或非”型的和“与非”型的。“或非”型单元阵列的优点是能够获得有效的电流驱动能力，但缺点是单元尺寸增大。“与非”型单元阵列情形正好相反。考虑到这两种单元阵列的辅助效益，已提出了平面型单元阵列作为只读存储器的一成功解决方案。平面型单元阵列在逻辑上是一种“或非”型结构。
若干篇论文，例如题为“采用存储体选择结构的12Mb的ROM设计”的论文(VLSI电路论文集88，VI-7，85-86页)已公开了具有平面型存储单元阵列的非易失存储器。该论文的存储单元阵列的结构如图1所示，存储单元块通过启动选择信号SOm(用于奇数列)和SEm(用于偶数列)进行选择，SOm-1和SEm+1用于导通相邻存储块。位线分成主位线MBi-1至MBi+2以及子位线SB2i-3至SB2i+4。每两条子位线从属于一条主位线，主位线MBi-1和MBi+1作为虚拟地线。
在读取操作期间，为了选择存储单元RC13，把电源电压VCC提供给字线WL1，把地电压VSS提供给其它字线WL2至WLn。在启动主位线MBi时使主位线MBi-1与VSS连接。放电电流在受迫状态下顺序地流过主位线MBi、奇数列选择晶体管TO5、子位线SB2i-1、存储单元RC14、偶数列选择晶体管TE5、主位线MBi-1、列选通晶体管TY1、地选择晶体管TG1和VSS。通过列选通晶体管TY2与MBi连接的读出放大器通过检测由被选存储单元RC13的阀值电压(threshod veltage)确定的MBi上的电压电平产生数据位“1”或“0”。
假定当对阀值电压VT从OV至VCC的存储单元RCn2执行读操作时(O＜VT＜VCC；以后可把这种存储单元称为“接通单元”)，MBi被拉下(pulleddown)，则读出放大器SAx读出“0”。此时放电电流如图1的虚线所示顺序地流过主位线MBi、奇数列选择晶体管TO5、子位线SB2i-1、存储单元RCn2、奇数列选择晶体管TO3、主位线MBi-1、列选通晶体管TY1、地选择晶体管TG1和VSS。
由于相邻存储单元地源极和漏极都与在半导体主体(或基底)上形成的扩散区连接，所以在构成了子位线的扩散区内整个的电阻上显著地出现了由导电的接通单元造成的电压降。因此，流过接通单元(例如RCn2)的电流量被与源极和漏极区以及子位线有关的扩散电阻所定界。以下参看图2讨论从存储单元RCn2读出信息时的电流。在这种情况下，如图2所示，上述电流流过把奇数列选择晶体管TO5与存储单元RCn2连接的部分扩散区的电阻r2和把存储单元RCn2与奇数列选择晶体管TO3连接的部分扩散区的电阻r1。
假定当对阀值电压大于VCC的存储单元RC12执行另一读操作时(VT＞VCC；以后可把这种存储单元称为“关闭单元”)，主位线MBi必需被上拉(pulledup)至高电平，于是读出放大器SAx必需从主位线MBi检测到“1”。但是，如果与启动存储单元RC12的字线WL1连接的其它存储单元RC13至RC17都被保持为接通单元，则读出放大器SAx的电流就通过与WL1连接的相邻存储单元和响应奇数列选择信号SOm的奇数列选择晶体管流入相邻主位线(MBi+1，MBi+2，…)，同时由于不导电的存储单元RC12而没有了到达主位线MBi-1的电流通路。不希望有的电流流入相邻位线造成了主位线MBi保持高电平的困难，于是数据位“1”的读出时间随着如此流入的电流量而相应地变得较长。
美国专利5,280,442号已讨论过因扩散区寄生电阻造成的电流减小，在该专利中，读出电流的减小速率与以前相比得到更显著地降低。图3表示该专利公开的存储单元阵列的结构，其大小与图1相同。在图3中，存储块B2i -2至B2i+2沿行(row)方向排列，其中以奇数和偶数进行编号每个块，子位线SB2i-3至SB2i+4位于各存储块之间。每条子位线与相邻存储块的存储单元共同连接，与子位线平行的主位线MBi-1至MBi+2在两子位线之间沿列方向放置。一条主位线与三条子位线连接，即主位线MB经节点NOi-1处的奇数列选择晶体管TOi-1与SB2i-3连接，经节点NEi-1处的TEi与SB2i-1连接，并直接与SB2i-2连接。
在选择图3的存储单元RCn2的情况下，如图3所示，按以下顺序经主位线MBi、奇数列选择晶体管TOi、子位线SB2i-1、存储单元RCn2、主位线MBi-1和VSS形成了电流通路。图4可以表明提供了优于图2的电流驱动能力的先进结构，在该先进结构中，读出电流流过两个晶体管和寄生电阻。
但是，因为主位线被接至与相邻单元晶体管之间的源极和漏极扩散区连接的子位线，还被接至这样的两条子位线，所以图3所示的电路结构在主位线与子位线彼此连接的节点(例如NOi)处至少具有是图1位线电容值4倍的位线电容值(注意图1的主位线只与单元晶体管之间的源极和漏极扩散区连接)。因此，假定存储单元RC12被选择，且它是关闭单元，则当主位线MBi变成高电平，并且此后读出放大器把相应于主位线MBi的数据位作为“1”读出时，则主位线占用的增大的电容使“1”的读出时间比图1的例子长。
即使在图3的结构中，如图1一样，不希望有的泄漏电流可在以接通单元的读取操作期间经由存储单元晶体管和奇数列选择晶体管流向未被选择的相邻主位线。
对于图1或图3的单元阵列的电路结构，因为以上所述的几个不适用于高密度和快速非易失存储器的原因，所以有必要提高存储在存储单元内的数据(尤其是“1”)的读出速度。
因此，本发明的目的是提供极有利于进行快速读取操作的非易失半导体存储器。
本发明的另一个目的是提供适合于高密度并能够执行快速读出操作的非易失半导体存储器。
本发明的再一个目的是提供采用了没有被减小的位线电容而能够有效地从单元中读出数据的单元阵列的非易失半导体存储器。
为了实现这些目的，本发明提供了具有以下的实施例的可应用方案。
一个方案是提供这样一种半导体存储器，它包括：通向读出放大器、沿行方向排列的多条主位线；位于存储体之间并经由第一组选择晶体管与主位线连接的第一组子位线；和位于存储体和第一组子位线之间并经由第二组选择晶体管与公共地线连接的第二组子位线。
另一方案是提供这样一种半导体存储器，它包括：通向读出放大器、沿行方向排列的多条主位线；和位于所述存储体之间并分别通过第一组选择晶体管和第二组选择晶体管与主位线连接的多条子位线；把第一组主位线与读出放大器连接和把与第一组主位线相邻的其它主位线与地电压连接的装置。
再一方案是提供这样一种半导体存储器，它包括：沿行方向排列、与地电压连接的第一组主位线；沿行方向排列、与读出放大器连接的第二组主位线；位于存储体之间并分别通过第一组选择晶体管和第二组选择晶体管与第一和第二组主位线连接的第一组子位线；位于存储体和第一组子位线之间的第二组子位线，其栅极共同地与第一选择信号连接和其沟道位于所述第一和第二组子位线之间的第一组存储体选择晶体管；以及其栅极共同地与第二选择信号连接和其沟道位于所述第一和第二组子位线之间的第二组存储体选择晶体管。
本发明的目的、特征及优点将结合实施例参考附图详细进行描述。
附图简要说明
图1是表示非易失存储器存储单元阵列普通结构的电路图；
图2是表明在图1的读出操作期间的电流通路的等效电路图；
图3是表示非易失存储器存储单元阵列另一种普通结构的电路图；
图4是表明在图3的读出操作期间的电流通路的等效电路图；
图5是表示本发明第一实施例的存储单元阵列的结构的电路图；
图6是表示本发明第二实施例的存储单元阵列的结构的电路图；
图7是表示本发明第三实施例的存储单元阵列的结构的电路图。
参考附图现将本发明的可应用实施例描述如下。参看附图，相同的标号表示各附图中相同或相应的部分。本发明适用于采用平面型单元阵列(flat-type cell array)的非易失存储器，外部电路、即控制信号产生器、译码器、放大器、驱动器和I/O电路可象在一般的非易失存储器内那样与该平面型单元阵列一道使用。应把术语“存储体”看作指这样一组存储单元，其中各存储单元的栅极与各条字线连接，各沟道相接触地位于相邻位线之间。第一实施例
参考图5，沿行(row)方向排列、间隔开有两个存储体的主位线MBi-1至MBi+2沿列方向沿伸并通过被列选通信号YS1至YS4控制的列选择晶体管TY1至TY3与读出放大器SAx连接。每条字线WL1至WLn与各个存储体的存储单元RC11至RCn1、RC12至RCn2以及RC18至RCn8的栅极连接。子位线SB1至SB9与主位线平行地在存储体之间延伸。这些子位线与属于相邻存储体的存储单元的源极和漏极连接，分成两组，一组与VSS连接，另一组与主位线连接。
就是说，子位线SB1通过公共地线VGL和其栅极被加有地选择信号GSLm的地选择晶体管TG1与VSS连接。子位线SB2通过其栅极被加有奇数列选择信号SOm的奇数列选择晶体管TO1在位线节点BN1处与主位线MBi-1连接。子位线SB3通过公共地线VGL和其栅极被加有地选择信号GSRm的地选择晶体管TG2与VSS连接。子位线SB4通过其栅极被加有偶数列选择信号SEm的偶数列选择晶体管TE2在位线节点BN2处与主位线MBi连接。子位线SB5通过公共地线VGL和其栅极被加有地选择信号GSLm的地选择晶体管TG3与VSS连接。子位线SB6通过其栅极被加有奇数列选择信号SOm的奇数列选择晶体管TO3在位线节点BN3处与主位线MBi+1连接。子位线SB7通过公共地线VGL和其栅极被加有地选择信号GSRm的地选择晶体管TG4与VSS连接。子位线SB8通过其栅极被加有偶数列选择信号SEm的偶数列选择晶体管TE4在位线节点BN4处与主位线MBi+2连接。子位线SB9通过公共地线VGL和其栅极被加有地选择信号GSLm的地选择晶体管TG5与VSS连接。地选择晶体管TG1至TG5分别与在节点GN1至GN5处与公共地线VGL连接。
图5的读操作如下。假定选择了存储单元RC11，把VCC的电压电平(以后称为“高电压”或“高”)作用于被选字线WL1，同时把VSS的电压电平(以后称为“低电压”或“低”)作用于其它未被选字线WL2至WLn。奇数列选择晶体管TO1和TO3响应高电平的奇数列选择信号SOm而成为导电的，偶数列选择晶体管TE2和TE4因偶数列选择信号SEm为低电平而不导电。另外，列选通选择信号YS1成为高电平，启动相应的主位线(例如NBi-1)，使把主位线MBi-1与读出放大器SAx连接的列选通晶体管TY1导通。其它列选通选择晶体管TY2至TY4保持非导电状态。为了重新形成来自所选存储单元RC11的电流放电通路，响应地选择信号GSLm，使把与存储单元RC11的源极连接的子位线SB1与公共地线VGL连接的地选择晶体管导通。另一地选择信号GSRm保持低的禁止电压电平。因此，主位线MBi-1的电压电平随被选存储单元RC11的数据位是“1”还是“0”而成为高电平或低电平，然后读出放大器SAx读出主位线的当前电压电平。
如果被选存储单元RC11是关闭单元(VT＞VCC)，主位线MBi-1的电压电平就上升为高电平，读出放大器SAx读出数据位“1”。如图1所述，由于因相邻地选择晶体管TG2和偶数列选择晶体管TE2都截止而不能够形成通往相邻主位线MBi的电流通路，所以即使与被选字线WL1连接的其它存储单元RC12至RC18全都是接通单元，流入读出放大器SAx的电流也不会流向相邻主位线MBi和MBi-2。因此，来自读出放大器SAx的电流几乎都被用来对被选主位线MBi-1进行充电，由此该主位线MBi-1被令人满意地保持在高电平上。
如果被选存储单元RC11是接通单元，则如图5的虚线所指出的，读出电流按以下顺序流过主位线MBi-1、奇数列选择晶体管TO1、子位线SB2、存储单元RC11、子位线SB1、地选择晶体管TG1、公共地线VGL和VCC。因此主位线MBi-1被下拉为低电平，读出放大器SAx于是读出数据位“0”。整个电流放电通路的电阻分量由源极和漏极扩散区内的电阻构成，位线的其它电容被减少(放电通路包括两条主位线的图1情形中)一半，由此缩短了数据位“0的读出时间。第二实施例
参看图6，主位线MBi-2至MBi+2沿行方向排列，彼此间隔开两个存储体。子位线SB1至SB9在存储体之间与主位线MBi-2至MBi-1平行地放置。每条主位线通过奇数列选择晶体管TO1至TO9以及偶数列选择晶体管TE1至TE9与两条子位线连接。
就是说，子位线SB1分别通过奇数列选择晶体管TO1和偶数列选择晶体管TE1与主位线MBi-2连接。子位线SB2分别通过奇数列选择晶体管TO2和偶数列选择晶体管TE2与主位线MBi-1连接，子位线SB3分别通过奇数列选择晶体管TO3和偶数列选择晶体管TE3与主位线MBi-1连接。子位线SB4分别通过奇数列选择晶体管TO4和偶数列选择晶体管TE4与主位线MBi连接，主位线MBi还分别通过奇数列选择晶体管TO5和偶数列选择晶体管TE5与子位线SB5连接。子位线SB6分别通过奇数列选择晶体管TO6和偶列选择晶体管TE6与主位线MBi+1连接，主位线MBi+1还分别通过奇数和偶数列选择晶体管TO7和TE7与子位线SB7连接。子位线SB8分别通过奇数和偶数列选择晶体管TO8和TE8与主位线MBi+2连接，主位线MBi+2还分别通过奇数和偶数列选择晶体管TO9和TE9与子位线SB9连接。奇数列选择晶体管TO1至TO9的栅极电极都被加有奇数列选择信号SOm，偶数列选择晶体管TE1至TE9的栅极电极都接受偶数列选择信号SEm。在整个存储单元阵列内重复地排列上述阵列结构。
主位线MBi-2还通过地连接晶体管TNG1与VSS连接，该地连接晶体管的栅极被加有VCC，将处于正常导电状态。主位线MBi-1通过其栅极与列选择导线YAi1连接的地选择晶体管TG1与VSS连接，还通过其栅极与列选择导线YAio连接的列选择晶体管TY1和其栅极与列选择导线YBio连接的列选择晶体管TY5与读出放大器SAx连接。主位线MBi通过平行连接的、其栅极分别与列选择导线YAi0和YAi1连接的列选择晶体管TY2和TY3以及通过其栅极与列选择导线YBi0连接的列选择晶体管TY6与读出放大器SAy连接。主位线MBi+1通过其栅极与列选择导线YAi0连接的地选择晶体管TG2与VSS连接，还通过其栅极与列选择导线YAi1连接的列选择晶体管TY4和其栅极与列选择导线YBi0连接的列选择晶体管TY5与读出放大器SAx连接。主位线MBi+2通过地连接晶体管TNG2与VSS连接，该地连接晶体管TNG2的栅极被加有VCC将处于正常导电状态。
主位线MBi起虚拟位线的作用，相应于存储在被选存储单元内的电荷的电压电平通过该主位线MBi传送给读出放大器SAy，而主位线MBi-2和MBi+2起虚拟地线的作用，与VSS连接。与主位线MBi相邻的主位线MBi-1和MBi+1根据列选择导线YAi0、YAi1和YBi0上是什么样的当前电压电平而被确定为作为虚拟位线或虚拟地线导通。列选择导线上的电压电平遵循组合了外部导线提供的地址信号的编码方案，被上拉为高电平或下拉为低电平。此后，读出放大器SAx在对存储单元RC11至RCn1以及RC12至RCn2执行读操作时分别把主位线MBi-1和MBi-2作为虚拟位线和虚拟地线，或者在对存储单元RC17至RCn7以及RC18至RCn8执行读操作时把主位线MBi+1作为虚拟位线，而把主位线MBi+2作为虚拟地线。在对存储单元RC13至RCn3以及RC14至RCn4或对RC15至RCn5以及RC16至RCn6执行读操作期间，读出放大器SAy把主位线MBi用作虚拟位线而把MBi-1或MBi+1用作虚拟地线。
如表示与读操作期间列选择导线的电压电平一致的主位线的替换功能的表1所示，两根主位线被同时选择而相邻主位线起地线的作用是众所周知的。这种适用的主位线的确定在电流消耗方面具有这样的优点，即通过不是如图1那样把处于浮置状态的相邻主位线作为虚拟位线和虚拟地线而能够防止形成不希望有的放电通路。根据以下的说明将清楚这一点。
表1 MBi-2 MBi-1 MBi MBi+1 MBi+2 Ybi0 YAi0 地线 位线 位线 地线 地线 YAi1 地线 地线 位线 位线 地线
在利用被启动的列选择信号、例如YBi0和YAi0执行读操作的情况下，当字线WL1和奇数列选择信号SOm被启动为高电平时就选择了存储单元RC11和RC15。当根据被启动的列选择信号YBi0和YAi0使列选择晶体管TY1、TY2、TY5和TY6导通和使地选择晶体管TG1截止时，作为虚拟位线的主位线MBi-1和MBi就分别与读出放大器SAx和SAy连接。在此期间，当与主位线MBi+1连接的列选择晶体管TY4成为非导通的而地连接晶体管TG2成为导电的时，主位线MBi+1就相对于被选主位线MBi而起虚拟地线的作用。被固定至VSS的主位线MBi+2作为主位线MBi-1的虚拟地线。
假定被选存储单元RC11和RC15是接通单元，就按照如下顺序分别经由列选择晶体管TY5、列选择晶体管TY1、主位线MBi-1、奇数列选择晶体管TO2、子位线SB2、存储单元RC11、子位线SB1、奇数列选择晶体管TO1、主位线MBi-2、地连接晶体管TNG1和VSS以及经由列选择晶体管TY6、列选择晶体管TY2、主位线MBi、奇数列选择晶体管TO5、子位线SB5、存储单元RC15、子位线SB6、奇数列选择晶体管TO6、主位线MBi+1、地选择晶体管TG2和VSS形成了读出放大器SAx和SAy的电流放电通路。于是主位线MBi-1和MBi的电压电平就被下拉为低电平，读出放大器SAx和SAy同时读出了数据位“0”。
假定被选存储单元RC11和RC15是关闭单元，则与起虚拟位线作用的主位线MBi-1和MBi相邻的主位线MBi-2和MBi+1就被作为虚拟地线，由此就不存在如图1那样地在图6的单元阵列内形成不希望有的电流通路。
另一方面，当列选择信号YBi0和YAi1被启动时，由于主位线MBi和MBi+2起虚拟位线的作用而相邻主位线MBi-1和MBi+2起虚拟地线的作用，所以就在没有因不希望有的电流流动造成的延迟的情况下完成了数据位“1”的的读出操作。第三实施例
现在参看图7，沿行方向排列间隔开两个存储体的主位线MBi-1至MBi+2沿列方向沿伸并交替地与地电压和读出放大器连接。就是说，主位线MBi-1和MBi+1与VSS连接以便作为虚拟地线，主位线MBi和MBi+2分别通向读出放大器SAx和SAy，作为虚拟位线。存储单元RC11和RCn1、RC12至RCn2以及RC18至RCn8的栅极电极分别与字线WL1至WLn连接。子位线SB1至SB8在存储体之间与主位线平行地沿伸。每条子位线与属于相邻存储体的存储单元的源极和漏极连接，还与以下要说明的存储体选择晶体管的源极和漏极连接。
位于存储体之间的子位线SB1至SB8被分成两组：第一组SB1、SB3、SB5和SB7通过块选择晶体管与主位线连接，而另一组，如SB2、SB4和SB6不与主位线连接。应当指出，在这一实施例中，两个存储体构成一个存储体。子位线SB1通过块选择晶体管TB1和TB5与在存储器阵列的上和下侧的主位线MBi-1连接。子位线SB3通过块选择晶体管TB2和TB6与在存储器阵列的上和下侧的主位线MBi连接。子位线SB5通过块选择晶体管TB3和TB7与在存储器阵列的上和下侧的主位线MBi+1连接。子位线SB7通过块选择晶体管TB4和TB8与在存储器阵列的上和下侧的主位线MBi+2连接。块选择晶体管TB1至TB8的栅极电极共同地被加有块选择信号BLSm。在存储体区域内沿列方向的位置上，存储体选择晶体管TR1至TR4和TL1至TL3排列在存储体的中央部分，以便选择位于主位线左和右侧的存储体。一个存储体选择晶体管相应于一个存储体并在相应存储体内的相邻子位线之间平行地与存储单元连接。就是说，存储体选择晶体管TR1位于子位线SB1和SB2之间，存储体选择晶体管TL1位于子位线SB2和SB3之间，存储体选择晶体管TR2位于子位线SB3和SB4之间，存储体选择晶体管TR3位于子位线SB5和SB6之间，存储体选择晶体管TL3位于子位线SB6和SB7之间，存储体选择晶体管TR4位于子位线SB7和SB8之间。分别属于在主位线右侧的存储体的存储体选择晶体管TR1至TR4的栅极电极共同地被加有存储体选择信号SSRm，同时把存储体选择信号SSLm作用于分别属于在主位线左侧的存储体的存储体选择晶体管TL1至TL3的全部栅极电极。注意图7的存储单元阵列结构是本实施例整个存储单元阵列的一部分。
一旦选择了存储单元RCn2，两个块选择信号BLSm就变成高电平并把字线WLn启动为高电平。为了形成电流放电通路，存储体选择信号SSRm被上拉为高电平以启动存储体选择晶体管TR1，存储体选择信号SSLm被下拉为低电平以便使存储体选择晶体管TL1截止。
假定被选存储单元RCn2是接通单元，读出电流就按以下顺序流过主位线MBi、块选择晶体管TB2、子位线SB3、存储单元RCn2、子位线SB2、存储体选择晶体管TR1、子位线SB1、块选择晶体管TB5、主位线MBi-1以及VSS。在此期间，主位线MBi的电压电平保持低电平，于是读出放大器SAx读出数据位“0”。在这一读出操作期间，整个电流通路的电阻如图5的情形一样只由一个存储块的部分组成，比图1的电阻小了一半。另外，假定被选存储单元RCn2是关闭单元，主位线MBi就保持高电平，读出放大器SAx读出数据位“1”。与本发明先前实施例的结果一样，可利用非导电存储体选择晶体管TL1至TL3减小存储体内的泄漏电流(或不希望有的放电流)。
如上所述，本发明的优点在于减小了在存储体之间流动的泄漏电流和不使读出电流减小，实现了高速读出操作。此外，可通过减小不希望有的电流消耗来减小位线上的寄生电容，因此能够增强诸如只读存储器这样的非易失存储器的工作可靠性。
虽然已公开和描述了本发明的三个实施例，但应认识到本发明的其它实施例和改进是可能的。