本发明涉及一种半导体存储器件，更具体地说，涉及半导体存储器件的电平移动器及其适用的数据输出缓冲器。 一般说来，常规半导体存储器件由CMOS构成。然而，由CMOS构成的半导体存储器件工作速度比由BiCMOS构成的半导体存储器件低。
常规BiCOMS构成的半导体存储器件以发射极耦合逻辑（ECL）电平处理输入信号。当输出处理过的ECL电平信号时，对外部电路需要大信号容限，这就需要电平移动器把信号转换成从半导体存储器中输出的CMOS电平。
图1是表示常规半导体存储器件的数据输出缓冲器的框图。
参看图1，数据输出缓冲器由电平移动器1和3以及输出驱动器2构成，电平移动器1和3用于接受处于读出放大器（未示出）输出的双极逻辑电平的信号SAS和SASB（反SAS），并且使该接收到的信号电平移动，输出驱动器2用于驱动（提高）由电平移动器1和2的输出电压D1与D2。
图2详细地说明图1的电平移动器的电路图。
参考图2，电平移动器包括PMOS晶体管MP1、MP2、NMOS晶体管MN1、MN2、MN3、MN4、MN5、NPN晶体管Q1、Q2、PMOS晶体管MP3以及反相器INV1。其中，PMOS晶体管MP1的源极加有电源电压（VCC），而读出放大器的信号SAS加到栅极上;PMOS晶体管MP2的源极加有电源电压，而读出放大器的信号SASB加于栅极;NMOS晶体管MN1的漏与栅极一起接到PMOS晶体管MP1地漏极，而其源极接地;NMOS晶体管MN2的漏极连接到PMOS晶体管MP2的漏极，其栅极NMOS连到晶体管MN1的栅极，而源极接地;NMOS晶体管MN3的栅极连到NMOS晶体管MN2的栅极;NMOS晶体管MN4的漏极连到NMOS晶体管MN3的源极，其源极接地，而其栅极连到NMOS晶体管MN3的漏极;NMOS晶体管MN5有一允许信号OEB加于其栅极的反相输出，其漏极连到NMOS晶体管MN3的漏极，其源极接到NMOS晶体管MN3的源极;NPN晶体管Q1的基极连到PMOS晶体管MP2的漏极，其集电极连到电源电压，而发射极连到NMOS晶体管MN3和MN5的漏极;NPN晶体管Q2的集电极连到NPN晶体管Q1的发射极，其栅极连到NMOS晶体管MN3和MN5的源极，而其发射极接地;PMOS晶体管MP3的栅极供有反相读出放大器的输出信号SASB，其源极连到电源电压，而其漏极连到NPN晶体管Q1的发射极;反相器INV1的输入连到PMOS晶体管MP3的漏极，其输出供给输出端D1或D2。
在构成电平移动器1时，使用PMOS晶体管MP3是为了保证当输出逻辑高电平时，达到电源电压源的全电位，因为单独一个NPN晶体管Q1可能不足以达到此电位。还有，使用NMOS晶体管MN3、MN4和MN5是为了保证输出的逻辑低电平在绝对地电位。
该常规数据输出缓冲器工作方式如下。
读出放大器输出信号（SAS和SASB）是双极型读出放大器的末级输出信号，而且设计其摆动幅约为1V。
若电源电压为3V，而输出信号SAS与SASB大致从1V摆动到2V，则PMOS晶体管MP1与MP2往往要损耗一定量的电压。如果输出信号SAS为1V而反相输出信号SASB为2V，流经PMOS晶体管MP1的电流要比流经PMOS晶体管MP2的大。这意味着流过构成电流反射镜的NMOS晶体管MN2的电流要大于流过PMOS晶体管MP2的电流。因而，电平移动器1的输出降到低电平。相反，若信号SAS为2V而信号SASB为1V，则流入PMOS晶体管MP2的电流要比流入NMOS晶体管MN2的大。因此，使电平移动器1的输出升至高电平。换言之，对摆动幅为1V～2V的输入来说，可以提供全摆动幅输出。当电平移动器1的输出是用于驱动NPN晶体管Q1和Q2的输入时，输出信号D1完全从高电平摆动到低电平，从而使输出驱动器2工作。图2B所示的输出驱动器2是由接收电平移动器1的输出D1并输出高电平的NPN晶体管Q6，以及接收电平移动器3（未详细示出）的输出D2并输出低电平的NMOS晶体管MN6组成。因此，输出驱动器2根据电平移动器1和3的输出执行数据缓冲。图2A说明输出信号D1的电路结构，但是，为输出其反相信号的其它这样的电路也具有同样的结构。
如上所述构成的常规数据输出缓冲器在信号SAS与SASB发生摆动时，例如信号SAS为1.3V而SASB为1.7V时，PMOS晶体管MP1和MP2就消耗太多电流。而且，由PMOS晶体管MP1和MP2分别供给的电流变小，于是，就缩小了电源电压的工作范围。
本发明的目的是提供一种半导体存储器件的数据输出缓冲器，它降低了电平移动器引起的过多的电流消耗，且不易受制造工艺的变动及电源电压的波动的影响。
为达到上述目的，提供了一种半导体存储器件的数据输出缓冲器，它包括一个用来移动ECL电平数据及其反相数据的电平的电平移动器、一个用来延迟电平移动器输出信号以便限制电平移动器电流损耗的延迟电路，以及用来接收电平移动器的输出并输出数据的输出驱动器。
数据输出缓冲器的电平移动器包括第1和第2双极体管、第1箝位装置、第2箝位装置、第1上拉晶体管、第2上拉晶体管，以及电流镜装置。第1和第2双极晶体管的基极响应一启动信号分别接收双极逻辑电路的电平数据及其反相数据，并共用发射极连线;第1箝位装置连接在电源电压与第1双极晶体管之间，以便使第1双极晶体管的电压箝位;第2箝位装置连接在电源电压与第2双极晶体管之间，以便使第2双极晶体管的电压箝位;第1上拉晶体管的源极接电源电压而栅极接第1双极晶体管的集电极;第2上拉晶体管的栅极接第2双极晶体管的集电极而源极接电源电压;电流反射镜装置由第3与第4双极晶体管组成，使同样的电流流过第1和第2上拉晶体管。
还有，该延迟电路按预定时间延迟电流反射镜装置输出端的电压信号，并且将结果输到第1上拉晶体管。
通过参看附图对有关最佳实施例的详细描述，本发明的上述目的和优点将变得更清楚，其中：
图1表示常规数据输出缓冲器的框图;
图2A与2B分别是图1所示电平移动器和输出驱动器的详细电路;
图3表示本发明数据输出缓冲器的框图;
图4是图3所示一个电平移动器和一个延迟电路实施例的详细电路图;
图5是图4所示数据输出缓冲器的计算机模拟时序图;以及
图6是图3所示另一个电平移动器实施例的电路图。
下面结合附图更详细地说明本发明的数据输出缓冲器。
图3为表示本发明数据输出缓冲器的框图。
参看图3，数据输出缓冲器包括用于接收读出放大器（未示出）输出的ECL电平信号SAS和SASB以便将其转换为CMOS电平的输出信号的电平移动器10和40，用于使电平移动器10和40的输出信号延迟以便反馈该延迟了的信号用来控制移动器10和40的延迟电路20和50，以及用于驱动（升高）电平移动器10的输出电压的输出驱动器30。这就是说，该缓冲器由带有附加电平移动功能的常规半导体存储器件的数据输出缓冲器构成。在这里，将反相器INV4和INV5分别设置在电平移动器10和40与输出驱动器30之间。
图4是图3所示的电平移动器10和延迟电路20的实施例的电路详图。
参看图4，该电平移动器包括NPN晶体管Q7、NPN晶体管Q8、NMOS晶体管N1、NMOS晶体管N2、PMOS晶体管P1、PMOS晶体管P1、PMOS晶体管P2、PMOS晶体管P2、第1上拉PMOS晶体管P3、第2上拉PMOS晶体管P4，以及NPN晶体管Q4。NPN晶体管Q7的基极加有ECL电平信号SAS;NPN晶体管Q8的基极加有ECL电平信号SASB，而其发射极接到NPN晶体管Q7的发射极;NMOS晶体管N1的漏接到NPN管Q7的发射极，而栅极加有反相输出启动信号OEB;NMOS管N2的漏接到NMOS管N1的源，其源接到地电位，且栅极加有参考电压VREF;PMOS管P1的源加以电源电压，而漏与栅极共同接到NPN管Q7的集电极;PMOS管P1′的栅极接到PMOS管P1的栅极，其源供以电源电压，而其漏接到NPN管Q8的集电极;PMOS管P2′的源极加有电源电压，而漏与栅极都接到NPN管Q7的集电极;PMOS管P2的源极供以电源电压，而栅与漏一起接到PMOS管P2′的栅极以及NPN管Q8的集电极;第1上拉PMOS管P3的源供以电源电压，而栅极接到PMOS管P1的栅极;NPN管Q3的基极与集电极一起接到PMOS管P3的漏，而发射极接到地电位;第2上拉PMOS管P4的栅极接到PMOS管P2的漏，而源被供以电源电压;NPN管Q4的集电极接到PMOS管P4的漏，其发射极接地电位，而其基极接到NPN晶体管Q3的基极。另一方面，反相器INV4的输入接到PMOS管P4的漏，而其输出接到输出端DOUT，将反相器INV4设置在电平移动器10与输出驱动器30之间。
延迟电路20包括串联连接到PMOS管P4的漏和NPN管Q4集电极之间的共同节点上的反相器INV2和INV3，以及PMOS管P5。PMOS管P5的栅极接到反相器INV3的输出端，源被供以电源电压，而漏经反馈路径接到PMOS晶体管P1、P1′以及P2′与第1上拉晶体管P3的栅极的连接处。延迟电路20还可以用并联的电阻、电容网络耦合而不用反相器INV2与INV3来实现。
这里将省略对图3的输出驱动器30作说明，因为图1（图2B更详）的输出驱动器30也能应用于本实施例。
本发明的数据输出缓冲器工作过程如下。
将读出放大器输出信号（SAS和SASB）分别加到NPN管Q7与Q8的基极。于是，就产生电压差，该电压差箝位PMOS管P1与P2的电压。由于信号SAS和SASB加于双极晶体管，当信号SAS与SASB间存在约50mv电位差时，NPN管Q7与Q8之一完全导通而同时另一NPN管关断。若信号SAS高于信号SASB，则流过NMOS管N2的电流就经PMOS管P1而增加，而PMOS管P1′就提供等于PMOS管P1到NPN管Q8集电极的电流量极。这时，流过PMOS管P1′的电流造成NPN管集电极电压的增加，因为NPN管Q8处于关断过程中。这样一来，当增加NPN管Q8的集电极电压时，PMOS管P2′通过PMOS管P2逐渐被关断。于是，NPN管Q7的集电极电压的降低迅速增加，使流过PMOS管P1的电流i1的增加量（△i1）与流过PMOS管P2′的电流i2′的增加量（△i2′）满足下列表达式。
△i1+△i2′≌0
因而，能够不用负载而控制NPN管Q7的集极电压。
因此，如果NPN管Q7的集电极电压低于NPN管Q8的集电极电压，就会使流过PMOS管P3的电流i3增加至超过流过PMOS管P4的电流i4的电平。在正常工作中，通过PMOS管P4的电流i4实际上为零，因而把VCC电平加于NPN管Q8的集电极。此时，电流i3使PMOS管P4的漏极的电平经由NPN管Q3与Q4的电流反射镜从高变为低。这里，形成从PMOS管P3到NPN管Q3的DC电路通路，而由于NPN管Q4集电极积累的电荷必须放电，电流i3具有高值。
采用延迟电路20是为了降低高的电流损耗。如果NPN管Q7的集电极电压降低，而电流i3大大高于电流i4，于是NPN管Q4的集电极电压就变低，通过反相器INV2和INV3使PMOS管P5导通。结果，又使NPN晶体管Q7的集电极电压增大，它反过来减少了电流i3。这时，电流i1、i5和i2′的总和应小于电流iref，使NPN管Q4的集电极电压不致漂移。为此目的，必须控制PMOS管P5的处理电流容量（current-handling capacity）。
通过使NPN管Q7的集电极电压为高电平，能容易地将NPN管Q7的集电极电压移动到低于NPN管Q8集电极电压的电平。使NPN管Q8移动到低电平的时间周期与PMOS管P4导通和NPN管Q4的集极电压变成高电平的上升时间一致。这意味着，逻辑“高”变为逻辑“低”的时间周期从逻辑高电平变为高电平所用的周期短。因而，可使下一端的高阻抗容限和低阻抗容限减小。当进行检测地址浮动或检测时滞时间（skew time）时，这种特性能清除同时导通电平移动器的上拉和下拉的时间点。于是可以消除不必要的功率消耗。
图5说明图4所示电路工作的计算机模拟而且示出读出放大器的输出信号（SAS和SASB）、两个节点（n01与n02）处出现的信号、以及输出节点信号（nout）及其反相信号（Dout）
图6是本发明另一个实施例的电平移动器和延迟电路的电路图除了去掉PMOS管P1′与P2′（图1）之外，图6电路结构与图1的相同。
这里箝位仍是可能的，以便能够实现本发明的目的这就是说，在按图6的电路工作时，本发明半导体存储器件的电平移动器将由ECL电平读出放大器的输出信号转换成CMOS电平信号，从而使工作容限变宽，又减少电流损耗。