半导体装置及其制造方法、 生成该装置图案的装置和方法 【技术领域】
本发明涉及一种半导体装置、一种用于生成半导体装置的图案的方法、一种制造半导体装置的方法以及一种用于生成半导体装置的图案的装置。更具体地，本发明涉及一种用于半导体装置的图案生成，根据半导体装置的工艺条件，这种半导体装置能够生成高度精确的图案并且还能够使图案的表面平面化。
背景技术
近年来，制作半导体装置，特别是，大规模集成电路(LSI)日益地精细并且提高了集成度。因此，对于形成精细和复杂图案有强烈和增长的需求。在这些情况下，为了依据设计形成图案，越来越限制了工艺条件。在形成半导体装置的情况下，使半导体衬底的表面隔离并且同时形成预定密度的阱，以及在阱中形成所希望的导电类型杂质扩散区。而且，还形成绝缘膜和布线图案。
例如，如下形成布线图案。在形成例如多晶硅层、铝层和金属硅化物层地导电层之后，通过光刻工艺形成所希望的掩模图案，并且当这种掩模图案用作掩模时引入蚀刻工艺。通过这种方法，能形成布线图案。
在蚀刻工艺中，选择性地除去从掩模图案中暴露出的导电膜。然而，即使当使蚀刻剂的浓度和温度最优化时，蚀刻的速度也会受到图案密度(面积比)和掩模图案的周围长度的影响而波动。因此，根据掩模图案的密度或图案间距，蚀刻精度变得不同。从而，甚至当掩模图案区太大或太小时，都会降低蚀刻精度。
在形成扩散层的情况下，可能会遇到同样的问题。在形成扩散层的情况下，当注入离子的区域太小时，使离子聚集，并且不可能获得预定的扩散分布轮廓。
提出一种CMP(化学机械抛光)方法用于使衬底表面平面化。根据这种方法，例如用旋涂方法或CVD方法在表面上形成绝缘膜之后，在机械抛光的同时引入化学蚀刻，以便使表面平面化。然而，在下布线层的图案密度很小的情况下，当不小于预定面积的图案不存在的区域存在时，即使形成了厚绝缘层，也不可能使表面平面化。结果，甚至在引入CMP之后，形成了其中没有布线图案存在的凹陷部分，也就是，留下了凹陷的表面。
在如上面所述地布图图案偏倚的情况下，可能遇到下列的问题。不仅不可能充分地获得针对所涉及的层的高度精确度地图案，而且还影响所涉及的层上面层的图案精确度。因此，不可能得到充分地高的工艺精确度。
在上述情况下，设置LSI作为每个产品的关键装置。为了提高产品的竞争力，有增加LSI的规模和工艺速度的需求。由于近年来缩短了产品周期，为了满足这种需求，自动地操作设计LSI是不可缺少地。
【发明内容】
考虑到上述实际的情况完成了本发明。本发明的一个目的是提供一种生成用于半导体装置的图案的方法，该半导体装置能够形成高精确的、可靠的半导体装置。
因此，本发明提供一种生成用于半导体装置的图案的方法，包括：设计和布置半导体芯片的布图图案的步骤；选取布图图案的面积比的步骤；把虚设图案增加和布置到布图图案上的步骤，同时根据构成布图图案的层的工艺条件，考虑得到的层的图案最适合的面积比，以便层的面积比能是最适合的面积比，其中所涉及的层的面积比成为最适合的面积比。
根据这种方法，能提供下列优点。即使当虚设图案形成在不需要图案的区域中，从电路的功能的观点来看，同时考虑工艺条件，可能阻止蚀刻液和注入离子的聚集。虚设图案是另外形成的图案以便获得最适合的面积比。而且，从宏观尺寸的观点来看，可能阻止平面化的出现。因此，能提高图案精确度、能使扩散层的杂质分布轮廓最优化以及能使表面平面化。在这种情况下，做出调整以便面积比能与最适合的面积比重叠。在这种调整中，同时考虑最适合的面积比，通过工艺条件和各种条件，做出调整以达到目标面积比的目标值接近最适合的面积比是重要的。“最适合的面积比”在图案形成区域(整个衬底表面)中被图案占据的区域的最适合的面积比。最适合的面积比通常不仅是一点，而且可以是介于一个数值与另一个数值之间的范围。在这种情况下，在面积比范围内的中心点优选地被定义为最适合的面积比。例如，在适合的范围为介于50％和70％之间的范围的情况下，60％被用作最适合的面积比。即使该比值略微偏离最适合的面积比，该比值在几乎所有情况下仍然位于所述适合的范围内，结果，可以实现形成精确图案。另外，可以选择靠近可以获得精确图案的面积比范围内的所设定的比值的点。
更优选地，一种生成用于半导体装置的图案的方法，进一步包括：把在布图图案形成步骤中形成的布图图案划分为所希望尺寸的小区域的步骤；选取用于已划分的每个小区域的掩模图案的面积比的步骤；以及增加虚设图案的步骤，以便面积比能与相应于布图图案的掩模图案的最合适的面积比重叠，其中每个小区域的面积比被调整为相同的。
根据这种结构，当把面积比调整到对于每个小区域是相同的时候，所涉及的整个层的面积比能做成统一的和优化的。当调整增加到每个小区域的虚设图案的尺寸和间距时，能容易的优化面积比。在这种情况下，小区域可以是被等分的区域。而且可以更加功能分割区域。
更优选地，一种生成用于半导体装置的图案的方法，进一步包括：准备大量类型的虚设图案单元的步骤，虚设图案的面积比彼此之间是不同的；其中虚设图案增加步骤包括根据小区域的面积比从虚设图案单元中选择所希望的虚设图案单元的步骤。
根据上述结构，当从虚设图案单元中选择最适合的虚设图案单元时，虚设单元的面积比是不同的，能容易地调整面积比为相同地。因此，能优化所涉及地整个层的面积比。当在大量的虚设图案单元中准备增加的虚设图案时，增加的虚设图案的尺寸和间距对于每个小区域是不同的，能容易地选择最适合的虚设图案单元。“虚设图案单元”表示虚设图案的集合的整体。
更优选地，在形成虚设图案的完成之后计算面积比，判定面积比是否在预定条件的范围内，以及当面积比不在预定条件的范围内时，取代虚设图案中的几个并且选择最适合的虚设图案单元。
更优选地，布图图案形成步骤包括形成用于形成布线层的掩模图案的步骤。
更优选地，布图图案形成步骤包括形成用于形成扩散层的掩模图案的步骤。
更优选地，布图图案形成步骤包括形成用于形成栅电极的掩模图案的步骤。
更优选地，布图图案形成步骤包括形成用于形成阱的掩模图案的步骤。
更优选地，一种生成用于半导体装置的图案的方法，进一步包括：在垂直方向调整布图图案的步骤，以便虚设图案单元能组成MOS电容器单元。
根据上述结构，当在垂直方向调整布图图案时，可能获得其中穿过扩散区域中的栅极氧化膜的形成导体图案的区域。扩散区域和导体图案连接到彼此不同的电势上时，例如接地布线和电源布线，可能把它们用作电容器元件。从而，可以形成相应于工艺条件的高度精确的图案。而且，插入去耦电容器成为可能的。因此，自动地测量电磁界面成为可能。
更优选地，MOS电容器单元通过由虚设图案的集合组成的虚设图案单元电连接到电源布线和接地布线上。由于前面所述地，可以形成MOS电容器单元而不增加用于形成电势及需的专用电路。
更优选地，虚设图案单元具有交叉图案，以及在互相交叉图案的上层和下层上的虚设图案单元具有相应于交叉图案的交叉区域的岛形隔离图案。
由于上述结构，当MOS电容器单元连接到例如电源电势或地电势的所希望的电势上时，通过减少布线长度可能容易地形成连接。为了连接或不连接，通过是否在隔离图案上形成通孔能容易地控制把其放置在浮置状态、连接状态。
当在去耦电容器的正上方提供通孔时，伸展在电源电压正下方的去耦电容器能容易地连接到电源电压上。在电源布线是上层的情况下，如果打开去耦电容器的上部分，也就是，如果没有形成信号线，那么自动地形成用于叠层的通孔和衬垫。
另一方面，当布线以与电容器单元同样的间距形成在交叉形中时，布置在同电源布线有一定距离的位置上的去耦电容器能容易地连接。
更优选地，虚设图案单元由具有交叉图案和隔离的岛形图案的第一层单元组成，交叉图案和隔离形图案在由交叉图案分开的四个区域的每一个内，虚设图案单元还由具有隔离的岛形图案的第二层单元组成，隔离的岛形图案在中心处并且隔离的岛形图案是角状标志形布置的以便它在相应于四个岛形图案的四个点处穿过，设置在延伸到第一层单元的上层或下层上，以及第一层和第二层分别地构成电源布线和接地布线。
由于上述结构，MOS电容器单元能连接到例如电源电势或地电势的所希望的的电势上。可选择地，MOS电容器单元能放置在浮置状态而不用连接。因此，可能组成非常简单的虚设图案单元。
例如，在模拟电路区域中，耐压必须是高的，必须增加栅极氧化膜的膜厚度。另一方面，在其它逻辑电路区域中，不必增加栅极氧化膜的膜厚度。从而，提出一种结构，其中在模拟电路区域中增加栅极氧化膜的膜厚度，以及在其它逻辑电路区域中相对地减少栅极氧化膜的膜厚度，以便增加去耦电容器。然而，近来栅极漏电的问题已经减轻。从而，为了提高可靠性，甚至有在逻辑电路区域采用厚栅极氧化膜的趋势。
即使在上述情况下，根据本发明，选取间隔区域和尽可能多的形成去耦电容器。因此，可能在平衡关系中满足两个功能，一个是栅极漏电的减少以及另一个是去耦电容器的增加。换句话说，当降低栅极漏电时，能增加去耦电容器。
如上面所述，可能自动地生成半导体装置的图案。
本发明提供一种生成用于半导体装置的图案的装置，包括：用于从半导体芯片的布图数据形成布图图案的布图图案形成工具；用于根据针对至少布图图案的一层的布图图案检测间隔区域的间隔区域检测工具；用于根据设计规则形成的层的图案选取最适合的面积比的最适合面积比选取工具；以及用于计算来自间隔区域检测工具的层的面积比和布置虚设图案的虚设图案布置工具，以便面积比能是最适合的值。
本发明提供一种制造半导体装置的方法，包括：根据用上述方法或用上述装置生成的用于半导体装置的图案的每个步骤的形成掩模图案的步骤；以及使用掩模图案选取每个工艺和形成半导体装置的步骤。
本发明提供一种半导体装置，包括：用上述方法或用上述装置生成的用于半导体装置的图案。
更优选地，用于半导体装置的图案具有相同的尺寸而不电连接的虚设图案的集合，并且在每层上的虚设图案的至少一个包括与在垂直方法上所涉及的层的上层或下层上的虚设图案重叠的区域。
当相同尺寸的虚设图案在垂直方向上设置和布置以便满足最适合的面积比时，可能自动地形成具有重叠的区域。而且，当适当地布置相同尺寸的图案时，能使周围长度是同样的并且容易地调整。
在这种情况下，功能元件包括有例如晶体管、存储器、布线等的LSI组成的功能元件。
另外根据本发明，生成图案的自动化可以容易地执行，使得可以积极地减少来自电源的噪声的产生。
而且在不增加占有面积的情况下可以形成更大的电容器，结果可以更加积极地减少来自电源的噪声的产生。
【附图说明】
图1示出了本发明第一实施例的图案生成装置的方块图；
图2示出了本发明第一实施例的图案生成方法的流程图；
图3示出了本发明第一实施例的图案生成方法的流程图；
图4示出了本发明第一实施例的图案生成方法的流程图；
图5示出了本发明第一实施例的图案生成工艺的示意图；
图6示出了本发明第一实施例的图案生成工艺的示意图；
图7示出了本发明第一实施例的图案生成工艺的示意图；
图8示出了本发明第一实施例的图案生成工艺的示意图；
图9示出了本发明第一实施例的图案生成工艺的示意图；
图10示出了本发明第一实施例的图案生成工艺的示意图；
图11示出了本发明第一实施例的图案生成工艺的示意图；
图12示出了本发明第一实施例的图案生成工艺的示意图；
图13示出了本发明第三实施例的示图；
图14示出了本发明第四实施例的示图；
图15示出了本发明第五实施例的示图；
图16示出了本发明第六实施例的示图；
图17示出了本发明第二实施例的图案生成工艺的示意图；
图18示出了本发明第二实施例的图案生成工艺的示意图；
图19示出了本发明第二实施例的图案生成工艺的示意图；
图20示出了本发明第二实施例的图案生成工艺的示意图；
图21示出了本发明第二实施例的图案生成工艺的示意图；
图22示出了本发明第二实施例的图案生成工艺的示意图；
图23示出了本发明第二实施例的图案生成工艺的示意图；以及
图24示出了本发明第二实施例的图案生成工艺的示意图。
【具体实施方式】
参考附图，下面更详细地解释本发明的实施例。
第一实施例
图1示出了本发明一个实施例的图案生成装置的方块图。在该实施例中，在考虑由每个层的工艺条件决定的最适合的面积比的同时，布置虚设图案并且形成布图图案。
如图1所示，该装置包括：用于从半导体芯片的布图数据形成布图图案的布图图案形成工具1101，考虑测量电磁界面的同时，完成了LSI的形成，以及完成了布图的确认；用于检测根据布图图案的每一层的间隔区域的间隔区域检测工具1102；选取用于设计规则1103形成层的图案的最适合的面积比的最适合面积比选取工具1104；以及用于布置虚设图案的虚设图案布置工具1105，以便从间隔区域检测工具1102计算得来的每层的面积比能是最适合的面积比；以及用于在考虑虚设图案的扩散区和栅极导体之间的垂直方向的电位关系的同时判定是否能增加去耦电容器和连接区域的电容器布置工具1106，其中电源布线和接地布线可以增加去耦电容器，其中布图图案形成工具1101输出根据工艺条件优化的布图图案数据。
在这种情况下，如下定义通过设计规则计算出的工艺。通过扩散、溅射、蚀刻的每个步骤的设计规则定义单元、旁路电容器和布线的尺寸。
另外“工艺条件”表示应用于扩散、溅射、蚀刻等工艺的温度、气体种类、气体密度、气体压力等
这种图案生成装置形成如图2和3的流程图所示的优化的布图图案。
来自半导体芯片的布图数据(图5所示)，考虑测量电磁界面的同时，完成了LSI的形成，以及完成了布图的确认，选取晶体管布置区T(图6所示)(步骤S1202)。在这种情况下，当步骤结束后放置半导体芯片的左下位置和右上位置，通过参考所涉及的两个点生成布图数据。
当晶体管布置区T和半导体芯片区受逻辑运算并反相时，选取没有晶体管布置在半导体芯片中的区域，以及选取调整步骤，其中通过预定宽度W降低该区域的尺寸(逻辑运算步骤S1203)。通过这种转化，可获得没有晶体管布置的区域。当通过调整降低该区域的尺寸时，可获得如图7所示的能形成虚设图案单元的间隔区域V。
而且，根据设计规则(S1204)，同时考虑可能形成的邻近图案之间的距离，选取能形成虚设图案的区域(步骤S1205)。在这种情况下，选取步骤S1205用于扩散层和栅极导体的每个层。
此后，生成用于形成扩散区的虚设图案的子数据和用于形成栅极导体的虚设图案的子数据(步骤S1206)。
针对每个层、用于形成扩散区的虚设图案的的子数据和用于形成栅极导体的虚设图案的子数据的每一个以及能形成虚设图案的区域进行逻辑运算(步骤S1207)。在如图8所示的方式下，获得仅由用于形成扩散区的虚设图案的子图案和用于形成栅极导体的虚设图案数据耦合电容器的子图案组成的半导体装置。
另一方面，从半导体芯片的布图数据(1201)中选取所有的布线图案(步骤S1302)。
当这种布线图案布置区域和半导体芯片区域进行逻辑运算并反相时，选取在半导体芯片上没有布置导体芯片的区域，以及调整该区域，以便通过预定的宽度W能降低尺寸(逻辑运算步骤S1303)。通过这种转化，可能获得没有布置布线的区域。当通过调整降低该区域的尺寸时，可能获得能形成布线虚设图案的间隔区域。
而且，在根据设计规则(1304)考虑可能形成的邻近图案之间的距离的同时，选取能形成虚设布线的区域(步骤S1305)。
此后，生成用于虚设布线的子数据(步骤S1306)。
然后，用于虚设布线的这种子数据和能形成布线层虚设图案单元的间隔区域VC进行逻辑运算(步骤S1307)。以这种方式，可获得仅由用于布线层虚设图案的子图案组成的半导体装置(步骤S1308)。
用于布线层虚设图案的这样获得的子图案与用于形成扩散区的虚设图案的子数据和用于形成栅极导体的子数据合成(步骤S1500)，并且在栅极导体、扩散区和用于每个板块(小区域)的布线上操作该合成。然后选取用于针对每层的每个板块的面积比(步骤S1800)。准备大量的用于替换的图解图案(步骤S1501)。在区域延伸到边缘以便不能形成区域的情况下，用小子图案取代图案。在可能形成区域的情况下，用最适合的子图案取代图案(步骤S1502)。在该方式中，可能获得仅由最优化的用于扩散层的虚设图案、用于栅极导体的虚设图案和用于布线层的虚设图案组成的半导体装置以便它们能与目标面积比重叠(步骤S1600)。
在这种情况下，板块不是一块整个的芯片而是具有一定尺寸的开口的框架，并且在该框架中计算面积比。以此方式，在间隔区域内在高面积比的图案存在在原始布图中的开口中，可能布置高面积比的虚设图案。因此，这种方法对于平面化整个芯片是非常有效的。
以此方式，完成仅由最优化的用于扩散区的虚设图案、用于栅极导体的虚设图案和用于布线层的虚设图案组成的半导体装置以便它们能与根据最适合的面积比设置的目标面积比重叠。
此后，在上述步骤S1600获得的并且仅由用于扩散区的虚设图案组成的半导体装置的布图图案与从用于每层的半导体芯片的布图数据(201)选取的布图图案合成(步骤S1606)用于栅极导体的虚设图案和用于布线层的虚设图案是优化的。当如上所述合成不具有虚设图案的半导体装置的布图数据时，完成半导体装置，其中虚设图案存在于还没有布置晶体管和布线的区域内。
此后，从工艺条件中，计算作为一块芯片的栅极导体、扩散层和布线的最适合的面积比(S1901)。
然后，再一次计算作为一块芯片的面积比。当面积比太低或太高时，适当地用从用于替换的图形图案2000选择的虚设图案单元取代虚设图案单元(步骤S2001)。例如，在图9(a)和9(b)中所示的面积比太低的情况下，把小的虚设图案单元D1改变成大的虚设图案单元D2。
以此方式，能生成虚设图案，其面积比被调整为一块芯片的最适合的值(步骤S2002)。
在取代单元的该步骤S2001中，在虚设图案不均匀地布置处的位置能预先地具体化。因此，能执行替换。在面积比太低的情况下，在不均匀布置地区域中的虚设图案不均匀地改变成高面积比的虚设图案，以便能生成虚设图案的面积比调整到所希望的值的虚设图案。另一方面，在面积比太高的情况下，在不均匀布置的区域中的虚设图案不均匀地改变成低面积比的虚设图案，虚设图案的面积比低以便能生成虚设图案的面积比调整到所希望的值的虚设图案。
如上面所描述地，可能获得半导体装置的图案精确度是高的半导体装置。例如，在形成布线图案的情况下，根据在上述步骤中获得的布线的布图图案，进行蚀刻，同时用通过光刻形成的掩模图案作为掩模。
在蚀刻工艺中，选择性地除去从掩模图案暴露的导电膜。当给定各种各样的浓度，例如蚀刻剂的浓度和温度时，由于调整掩模图案的密度(面积比)和掩模图案的周围长度，以便能获得优化的面积比，因此可能形成蚀刻精度高的布线图案。
关于扩散层的形成，增加虚设图案以便根据扩散条件能获得最适合的面积比。因此，可能阻止连续地形成其中没有提供扩散区的部分。也就是，可能阻止形成大的隔离区域。因此，能抑制由隔离生成的形成步骤。
在CMP工艺中，使衬底的表面平面化如下。为了使衬底的表面平面化，通过旋涂方法或CVD方法在表面上形成绝缘膜，以及然后当机械抛光时化学蚀刻表面。在该工艺中，用作CMP的前端(front-end)的布线层的图案的密度，例如，不少于65％。从而，没有可能在没有提供布线图案的区域凹陷或留下凹陷的状态。
如上面所描述地，当布线图案偏移时，对于所涉及的层获得充分高的精确度是不可能的。因此，影响所涉及的层的上面层的图案精确度，并且获得充分高的工艺精确度是不可能的。然而，当选取调整面积比的上述步骤时，能提高工艺精确度。
如上面所描述地，可能获得高度精确的图案。
在必须进一步增加去耦电容器以测量电磁界面的情况下，如图4所示增加去耦电容器。
首先，关于半导体装置的布图图案，通过增加在步骤S2002得到的虚设图案优化布图图案的面积比，判定去耦图案的增加是否是所希望的(步骤S2003)。当去耦图案的增加是所希望的时候，选取能布置去耦电容器的间隔(步骤S2004)。在这种情况下，判定扩散区图案和栅极导体图案是否存在与垂直方向上彼此重叠，如图10所示，选取其中能形成去耦电容器的间隔CS。在该实施例中，当布置每层的图案时，在检查芯片的左下部分和右上部分的同时进行定位。因此，当在调整以同一间距和面积比布置的每层的虚设图案时，以所有的虚设图案都被使用、每两个虚设图案被使用或每三个图案被使用的这样一种方式调整间距，图案在垂直方向上彼此自动地堆叠是有可能的。
从而，使用用于替换的去耦图形图案2006取代去耦电容器(步骤S2005)。而且，如图11所示，增加电源VDD和接地布线VSS，如图12所示生成其中调整面积比和增加去耦电容器的半导体装置的布图图案(步骤S2008)。在这种情况下，当调整扩散区图案或栅极导体图案之一时，能增加去耦电容器。
以此方式，能得到半导体装置的最适合的数据。
关于电源布线和接地布线与去耦电容器单元的连接，在不可能进行直接连接的情况下，如下面所示，当使用虚设布线单元时，能容易地完成连接。
如图13(a)和13(c)所示，用于连接电源电压的图形图案是形成在MOS电容器单元上的虚设图案单元，是以扩散区1S形成在半导体衬底1上和插入栅电极3在作为绝缘膜的栅极氧化膜2的这样的方式形成的。这种虚设图案单元具有交叉图案。组成交叉图案的上层或下层虚设图案单元，以便在相应于交叉图案的交叉区域的区域中能形成隔离的岛形图案。
这种虚设图案单元包括：图13(b)所示的具有交叉图案的第一层单元4和由交叉图案分开的四个区域的四个隔离的岛形；以及设置在延伸到第一层单元4的上层或下层上的第二层单元5，并且由布置的角状标志形图案组成，以便它在相应于四个岛形图案的四个点处穿过，如图13(c)中所示。在这种结构中，第一层和第二层构成电源布线和接地布线。在这种情况下，图13(a)示沿着图13(c)的线A-A截取的截面图，以及图13(b)示沿着图13(c)的线B-B截取的截面图。参考数字10是形成在层之间的绝缘膜。
如上面所描述地，为了把MOS电容器单元连接到例如电源电势或地电势的所希望的电势上，减小布线长度以便能容易地完成连接。由于通过在隔离图案上是否形成或不形成通孔可以容易地控制连接或不连接处于浮置状态或连接状态。当形成通孔以便它们能穿透隔离图案时，在隔一层的上层一侧或下层一侧上能完成与电源的连接。
当提供通孔在去耦电容器的正上方时，伸展在电源电压正下方的去耦电容器能容易地连接到电源电压上。在此情况下，如果打开去耦电容器单元的上部分，也就是，如果在MOS电容器单元的上部没有形成信号线，那么可以自动地形成用于叠层的通孔和衬垫。
如上面所描述地，即使当其与电源布线有距离时，可能增加去耦电容器。当布线形成位与电容器单元同样的间距的交叉形状时，能容易地完成连接。
第二实施例
接着，将进行本发明第二实施例的解释，是优化面积比的另一实施例。
选取在第一实施例的步骤S2002(图3所示)中解释的优化步骤。如图17的整个示意图所示，包括方形虚设点状图案201D、202D、203D的虚设图案增加到每个层上。图18至图20分别地示出了图17的扩散区、栅极布线和布线层的优化的虚设点状图案201D、202D、203D。根据每层的最适合的面积比设定虚设点状图案的密度。
正如从该视图上所能理解，因为虚设点状图案放置在芯片的右上位置和左下位置处，所以层的虚设点状图案在垂直方向上依次放置。
此后，在步骤S2003(图4中所示)，判定去耦电容器是否是必要的。当判定去耦电容器是必要的时候，在步骤S2005取代去耦电容器。如图21至24所示，用扩散区虚设图案201、栅极虚设图案203和布线栅极图案203取代图案，以便每个虚设图案单元能连接到每层的图案上。然而，选取同时包括上和下层的信号线，以及使形成具有信号线的区域或为不允许形成去耦电容器的区域，并且虚设图案转化成原始的点状图案201D、202D、203D。以此方式中能极好地增加去耦电容器。
在这种情况下，当扩散区虚设图案201、栅极虚设图案202和布线栅极图案203的面积比成为与扩散区点状图案201D、栅极虚设点状图案202D和布线栅极点状图案203D一样时，可能保持最适合的面积比而不通过替换引起面积比的改变。
第三实施例
当用于连接的虚设图案单元的变化时，采用图14(a)至14(c)所示的结构是有效的。关于这种虚设图案单元，是图14(a)所示的单元、图14(b)所示的连接体以及图14(c)所示的截面图。如这些附图中所示，这种虚设图案单元可以以这样的方式形成，以与单元同样的间距形成具有交叉形状的第一层单元4、6、8，以及由角状标志形图案组成的、位于延伸到第一层单元4、6、8的上层或下层上的第二层单元5、7、9彼此偏移。
在这种情况下，图14(a)示出一个单元的示图、图14(b)是示出结合的示图以及图14(c)是沿图14(b)中的线A-A截取的截面图。参考数字10是在层之间的绝缘膜。
根据这种结构，关于到电源布线和接地布线的连接，伸展在到处的单元的外围可以在横向连接。当在单元的上部方向上布置电源或接地布线时，可以连接在上层的布线。
如上面所描述地，当MOS电容器单元连接到例如电源电势或地电势的所希望的电势上时，能减少布线的长度并且能容易的形成连接。
第四实施例
在没有利用布线的情况下，当对电源布线和接地布线进行连接时，如图15所示，可能采用单元形，该单元形是在布置单元的条件下扩散层1S彼此相连接以及栅极3彼此相连接。
根据这种构造，甚至当一部分能连接到电源布线或接地布线上时，能利用所有连接的单元作为单元。
第五实施例
而且，如图16所示，扩散层1S可以通过布线M彼此相连接。
根据这种结构，能更加肯定地导通连接。
第六实施例
根据本发明的方法，而使在具有作为MOS电容器单元的厚栅极氧化膜区域和薄栅极氧化膜区域的LSI上布线能自动地布置和导通。因此，当增加相应于使用的条件时，布线能自动的布置和导电。
例如，在必须具有高耐压的模拟电路的情况下，必须增加栅极氧化膜的膜厚度。另一方面，在逻辑电路区域的情况下，不必增加栅极氧化膜的膜厚度。因此，更优选地采用在模拟电路区域中增加栅极氧化膜的膜厚度以及在其它逻辑电路区域中相对地减少栅极氧化膜的膜厚度的结构，以便增加去耦电容器。然而，近来半导体装置高度地集成了和高度地提高了功能。从而，为了提高可靠性，甚至有在逻辑电路区域采用厚栅极氧化膜的趋势。例如，把模拟电路区域具体定义为耐压具体为3.3V，以及把其它逻辑电路区域具体定义为耐压具体为1.5V。另一方面，目前在某些情况下把其它逻辑电路区域具体定义为耐压具体为3.3V。在这种情况下，当去耦电容器将要增加以致测量逻辑电路区域中的电磁界面时，把去耦电容器加到最大值是有可能的。
如上面所描述地，根据本发明，选取间隔区域并且最大量的形成去耦电容器是有可能的。因此，可能在平衡关系中满足两个功能，一个是栅极漏电的减少以及另一个是去耦电容器的增加。换句话说，当降低栅极漏电时，能增加去耦电容器。
如上面所描述地，提供具有降低用高频率操作生成的电磁界面噪声的功能的装置是有可能的。
考虑具体值并且从设计规则中判定区域的周围环境的同时，提供一旁路电容器是可能的，每个区域的特性是不同的。例如，在接近电源布线的芯片的周围部分中，为了测量电涌的出现，高耐压是必要的。另一方面，在芯片内部，高耐压是不必要的。因此，在芯片的外部周围的外围处栅极氧化膜是厚的，以及在芯片内部栅极氧化膜是薄的。
而且，采用仅在芯片的外部周围的外围处提供多层结构的栅极氧化膜的方法是有可能的。
在功能性元件的外围频率特性是重要的。因此，在使用高频率的情况下，提供大电容器的旁路电容器是必要的。另一方面，在使用低频率的情况下，提供小电容器的旁路电容器是足够的。以此方式，可以根据使用的频带适当地选择旁路电容器的电容器。
在这种连接中，P沟道电容器单元和N沟道电容器单元都准备了，以及当不可能为P沟道电容器单元提供电源时，可以重新布置N沟道电容器单元以便能够使用。
当准备具有P沟道和N沟道的电容的电容器单元以便布置P沟道和N沟道电容时，在不用偏置的条件下可以布置电容器。因此，能确保均匀性和防止离子的聚集，并且能得到所希望的扩散分布轮廓。
如上面所解释地，在本发明的半导体装置中，形成虚设图案以便根据工艺条件面积比能是最适合的值。因此，提供高可靠性、高精确度的半导体装置是有可能的。
在生成图案的情况下，在生成芯片的布图图案之后，通过利用图形逻辑运算和调整自动的寻找根本不存在层的间隔区域，并且增加虚设图案到这样寻找到的区域以便面积比能是最适合的值，也就是能自动化的生成图案。当在与垂直方向相关的该间隔区域生成去耦电容器时，用高精确度减小噪声的生成成为可能。