本发明涉及同步信号检测装置，更具体地说，涉及一种同步信号检测装置，其中设有由多个MOS晶体管组合构成的电路，从而减小电容器的放电时间，以减小集成电路元件的体积并进行稳定的运行，而不论输入信号的频带宽度及其负荷如何。 该同步信号检测装置被广泛用于开关模式电源（SWPS）控制集成电路、伺服集成电路等。如图1所示，传统的同步信号检测装置包括用于接收外部同步信号的外部输入端11、电源输入端12、信号输出端13、用于倒相同步信号的第一倒相器INV1、用于在外部信号输入端没收到信号时使第一倒相器INV1的输入端处于低状态的NMOS晶体管M1、根据第一倒相器INV1的输出进行工作PMOS晶体管M2、用于充放PMOS晶体管M2提供的电源的电容器C、用于设定RC时间常数的RC时间常数设定电阻R、用于倒相电容器C提供的信号的第二倒相器INV2、用于有选择地输出信号的第一至第三“与非”门NAND1、NAND2、和NAND3、和用于形成内部信号的时钟发生器14。
参见图1，将更详细地描述有上述结构的传统同步信号检测装置。
当在外信号输入端11没有收到输入时，NMOS晶体管M1使第一倒相器INV1的输入处于低态。结果，若高信号被加到与第一倒相器INV1地输出端相连的PMOS晶体管M2的栅极，则PMOS晶体管M2导通，使加到电源输入端12的输入电压VDD提供给电容器C。
结果，输入电源VDD使第二倒相器INV2的输出变成高，以加到第二“与非”门NAND2的一端，且连到第二“与非”门NAND2的另一端的内部时钟发生器14的输出经过第二“与非”门NAND2。
另一方面，在低信号被加到连到外信号输入端11的第一“与非”门NAND1的一端时，一高信号由PMOS晶体管M2的输出加到第一“与非”门NAND1的另一端，以使一高信号被加到连到第一“与非”门NAND1的输出端的第三“与非”门NAND3的一端。因此，内部时钟发生器14的信号被输入第三“与非”门NAND3的另一端，以经信号输出端13输出。
当在外部信号输入端11收到同步信号时，所收到的同步信号根据NMOS晶体管M1的电阻特性被加到第一倒相器INV1的输入端。然后，当倒相输入信号被加到与第一倒相器INV1的输出端相连的PMOS晶体管M2的栅极时，PMOS晶体管M2执行导通与关断运行，使电源输入端12收到的输入电压VDD被提供给电容器C。这样，电容器C当PMOS晶体管M2执行导通操作时被充电，且在PMOS晶体管M2关断时该电容器按RC时间常数放电。
这里，具有处于利用频带之内的频率的PMOS晶体管M2的输出被充入电容器C，以便此后按RC时间常数放电。在此情况下，当可选择RC组合以使放电输出维持在高态时，高信号就加到与电容器C的输出端相连的第二倒相器INV2的输入端，而低信号加到第二“与非”门NAND2的输入端的一端，从而使连到第二“与非”门NAND2的另一端的内部时钟发生器14的输出不经第二“与非”门NAND2而输出，但第二“与非”门NAND2的输出被维持在高态。
另一方面，收到的同步信号被加到连到外部信号输入端11的第一“与非”门NAND1的一个输入端，且电容器C输出的高信号被加到第一“与非”门NAND1的另一端。结果，外部接收的同步信号被加到与第一“与非”门NAND1的输出相连的第三“与非”门NAND3的一端，且一高信号被加到与第二“与非”门NAND2的输出端相连的第三“与非”门NAND3的一端。因此，借助所加的高信号，经输出端13产生外部接收信号。以此方式，可有选择地产生外部同步信号和内部产生的时钟信号。
根据上述描述，传统的同步信号检测装置的问题，在于当输入信号的工作频区扩展或输入信号的负荷减小时，电阻R、电容器C和PMOS晶体管M2均要有大容量。因此，使用带宽受到限制，且集成电路元件的尺寸增大。
为解决此问题，本发明的一个目的，是提供一同步信号检测装置，它包括由预定MOS是体管构成的三个电流镜电路组合的电路，及具有电阻特性的两个MOS晶体管，其中集成电路元件的尺寸可被减小，且无论同步信号的频带及其负荷如何，都可得到了稳定的运行。
为实现此目的，根据本发明的同步信号检测装置包括：
输出选择装置，其中若收到外部同步信号，此外部同步信号被选作时钟信号，否则内部时钟信号被选作时钟信号;
内部时钟发生器，用于产生内部时钟信号;
同步信号检测装置，它包括用于响应外部同步信号的低时期产生第一电流信号的第一恒流电路、用于响应外部同步信号的高时期产生第二电流信号的第二恒流电路、及用于根据第一和第二电流充电并在没有第一和第二电流信号时放电的充电/放电电路，从而产生控制信号以通过检测是否收到外部同步信号而从输出选择装置可选择地输出外部同步信号和内部时钟信号。
通过结合附图详细描述本发明的最佳实施例，可更加明了其上述目的和其他优点。在附图中：
图1是传统同步信号检测装置的电路图;
图2是根据本发明的同步信号检测装置的电路图;
图3显示了根据本发明的同步检测装置的时钟信号与电容器放电时间之间的关系;
图4是根据本发明的同步信号检测装置的同步电压输出VOUT的波形图。
以下，参照附图详细描述根据本发明的同步信号检测装置的实施例。
图2是根据本发明的同步信号检测装置的一个实施例的详细电路图。
参见图2，第一恒流电路200包括连接电源电压VDD以反映该电流的第一电流镜24，以及连在第一电流镜24和输入端21之间的第一电阻装置。第一镜24包括具有连到电源电压VDD的源极和通常连到栅极的漏极的第一PMOS晶体M1，及第二PMOS晶体管M2，其源极连到电源电压VDD，栅极连到第一PMOS晶体管M1栅极以反映第一PMOS晶体管M1的电。流第一电阻装置包括第三NMOS晶体管M5，后者的漏极连到第一电流镜24的第一PMOS晶体管M1的漏极，源极连到外部同步信号输入端21。
第二恒流电路210包括连到电源电压VDD以反映电流的第二电流镜25、与第一电阻装置串联的第二电阻装置、及连到第二电阻装置和第二电流镜25与地电势之间以反映电流的第三电流镜26。
第二电流镜25包括有第四PMOS晶体管M4，同其源极连到电源电压VDD，其漏极通常与栅极相连，还包括第三PMOS晶体管M3;后者的源极连到电源电压VDD，其栅极连到第四PMOS晶体管M4的栅极，以反映第四PMOS晶体M4的电流。
第二电阻装置连到构成第一电阻装置R1的第三NMOS晶体管M5的源极，并包括一个第五PMOS晶体管M6，其源极用于接收外部同步信号，漏极与第三电流镜26的第一NMOS晶体管M7的漏极相连，并连到其栅极上。
第三电流镜26包括具有连到地的源极和通常连到栅极的漏极的第一NMOS晶体管M7，以及具有连到第二电流镜25的第四NMOS晶体管M4的漏极上的漏极上的漏极、连到地的源极、及连到第一NMOS晶体管M7的栅极上的栅极的第二NMOS晶体管M8，以反映第一NMOS晶体管M7的电流。
另外，充电/放电装置220包括用于充电和放电第一和第二电流镜24和25提供的电压的电容器C及用于设定RC时间常数的RC时间常数设定电阻R。
以下，根据本发明，将结合附图更详细地描述有上述结构的同步信号检测装置。
当在外部信号输入端21没有收到输入时，输入电压VDD使电压VDD/4被分别加到串联的MOS晶体管M1、M5、M6和M7上。随后，所加的电压产生小于MOS晶体管M1、M5、M6和M7的门限电压的偏置电势，使图2所示的电流I1成为负值。这样，加在MOS晶体管上的在同步信号输入端的输入电压与地电势之间的输入电压小于门限电压，且构成第一和第二电阻装置的MOS晶体管M5和M6可由多个晶体管、二极管或电阻构成。
按照第三电流镜26的操作，流经第二NMOS晶体管M8的电流等于流经第NMOS晶体管M7的电流。在此情况下，第一NMOS晶体管M7的电流与流经第二电流镜25的第四PMOS晶体管M4的电流相同。另外，流经第三NMOS晶体管M3的电流与电流I1即流经第一NMOS晶体管M7的电流相同。
另外，由于流经第一电流镜24的第一PMOS晶体管M1的电流等于流经第三电流镜26的第一NMOS晶体管M7的电流，则流经第一电流镜24的第二PMOS晶体管M2的电流等于电流I1。
在第二PMOS晶体管M2和第三PMOS晶体管M3中产生并被提供电容器C的混合电流等于2I1。这里，借助电路设计，使混合电流2I1小于1μA，且使产生用于选择输入同步信号的输出电压VOUT小于0.1V。
结果，当一低信号被提供给倒相器INV和第一“与非”门NAND1的一个输入端时，倒相器INV的输出变为，且该信号被加到第二“与非”门NAND2的一个输入端上，使内部时钟发生器27的输出经第二“与非”门NAND2提供给第三“与非”门NAND3的另一输入端。
另一方面，当一低信号被加到与外部信号输入端21相连的第一“与非”门NAND1的一端时，一高信号被加到与第一“与非”门NAND1的输出端相连的第三“与非”门NAND3的一端。结果，内部时钟发生器27的信号被第三“与非”门NAND3的另一端所接收，以便经输出端23产生。
这里，按各种逻辑情况，即当时钟信号为高或低并随后下降或上升，描述当外部信号输入端21收到同步时钟信号时的操作。
首先，在串联MOS晶体管M5和M6中，在M5的输出端和M6的输入端收到高电平时为电压VDD，低电平时为地电势的同步时钟信号。若施加同步时钟信号的高电平，则MOS晶体管M1和M5被加在MOS晶体管M1和M5之间的电压差所关断，且加在MOS晶体管M6和M7的偏置电压差使串联的MOS晶体管M6和M7的偏置电压高于门限电压，使电流I2指数地增大。
因此，根据第三电流镜26时作用，流经第二NMOS晶体管M8的电流等于第一NMOS晶体管M7的电流I2。在此情况下，第一NMOS晶体管M7的电流I2等于流过第二电流镜25的第四PMOS晶体管M4的电流。另外，根据第二电流镜25的作用，流过第三PMOS晶体管M3的电流与电流I2相同。
结果，经第四PMOS晶体管M4产生的电压VOUT变为高，且电流I2被充入电容器C。
当同步时钟的低电平被加到MOS晶体管M5和M6的连接端时，在MOS晶体管M6和M7之间没有电压。因此，MOS晶体管M6和M7关断。另外，加在串联的晶体管M1和M5之间的电压差使MOS晶体管M1和M5的偏压大于门限电压，从而使电流I1指数地增大。
结果，根据第一电流镜24的作用，第二PMOS晶体管M2的输出电压VOUT为高，且电流值为I1的电流被充入电容器C。
当MOS晶体管M5和M6的连接端处收到的同步时钟上升或下降时，时间与电压的关系如图3所示，其中电压分别是按时钟信号的上升和下降而增大或减小。因此，在时间T1和T2内，M5和M6之间的连接端收到电压VDD/2，其中各电压值均达VDD/2，从而根据与外部输入端21未收到输入时相同的操作，电压VOUT变为低。
参见表示电压VOUT与Vsync之间关系的图4，当Vsync为零时，VOUT处于高态。随后，Vsync增大，VOUT在VDD/2部分变成低。然后，随着电压Vsync增大，VOUT变高。
这样，在根据本发明的同步信号检测装置中，VOUT输出除了在根据时钟信号的升和降而上升和下降至VDD/2的非常短的区域内外，在所有区域中都处于高状态。处于高态的信号被加到倒相器INV的输入端。通过倒相器INV的运行，一低信号被加到第二“与非”门NAND2的一个输入端，使与第二“与非”门NAND2的另一端相连的内部时钟发生器27的信号不经第二“与非”门NAND2输出，且第二“与非”门NAND2的输出被保持在高状态。
另一方面，若外部同步信号被加到第一“与非”门NAND1的一个输入端，且根据电容器C的输出的一高信号被加到第一“与非”门NAND1的另一端，则外部同步信号就被加到与第一“与非”门NAND1的输出端相连的第三“与非”门NAND3的一端。根据加到与第二“与非”门NAND2的输出端相连的第三“与非”门NAND3的另一端的高信号，通过输出端23产生外部同步信号。以此方式，选择产生外部同步信号或内部同步信号之一。
如上所述，根据本发明的同步信号检测装置是由MOS晶体管级合而成的，故不论时钟信号是在高或低态，电压VOUT都处于高态。另外，电容器C的放电时间缩短，使其能使用小容量的电容器，并减小了集成电路元件的体积。另外，同步信号的允许频率范围也得以扩展，且其中进行了稳定的运行，而不论时钟信号的占空空周期如何。