薄膜晶体管及其制造方法 本发明涉及薄膜晶体管及其制造方法。
迄今为止公认半导体存储器按某种有利于使用o-n-o结构的模式运行。图3表示的半导体存储器300包括一单晶硅半导体302，它由下述多层膜覆盖，按向上顺序这些膜层是：SiO2薄层304；Si3N4层306；和第二SiO2层308。在最上层SiO2层308上形成的金属310用作存储器的栅。SiO2，Si3N4，SiO2三层并置便出现了术语″O-N-O″。
运行中，使用O-N-O的半导体存储器要求当预定电压加于栅金属310上时，电子从单晶硅衬底302隧穿SiO2层304并被俘获在氮化层(即Si3N4层306)中。与该运行相容，SiO2层构成厚度不大于隧道厚度(例如在15数量级)。存储器运行中，Si3N4层306中俘获的电荷按栅金属310上的电荷动作。
按所述方式，半导体存储器的位可转到″on″或″off″，并且，在运行中，可在″on″和″off″态之间转换多次。重复转换引起重复的电子隧穿SiO2层304。评估半导体存储器的品质指示是存储器停止可靠动作之前能转换的次数。若隧穿SiO2层304的电子使SiO2层304损坏，这种存储器可停止可靠的功能。当SiO2层304受应力作用时，特别容易发生这种损坏。
公认的是，控制Si3N4层306的厚度能减轻SiO2层304对损坏的灵敏度。关于这一点O-N界面(即，SiO2层304与Si3N4层306之间的界面处)用于俘获电子，用机械作用减轻SiO2层304的对应力损坏灵敏度，而使Si3N4层306的剩余厚度影响存储器的可靠性。因而在半导体存储器中使用O-N-O结构是有优越性的。
如上所述，薄膜晶体管(″TFT″)中电子移动与典型地存储器完全不同。常规的薄膜晶体管400示于图4中，有在多晶硅半导体层406中形成的源区402和漏区404。栅氧化层(SiO2408覆盖含有源区402和漏区404的衬底406。栅410形成在栅氧化区408上。常规TFT中，栅氧化层408的典型厚度在90至100之间。
在TFT的正常运行中，电子从源区402移动至漏区404。与上述存储器相比，在正常运行中电子隧穿SiO2层408，相应地不能认为在正常运行中SiO2层408受隧道损坏。因此，当存储器的正常运行可能对SiO2层304损坏时，正常运行中TFT的SiO2层408不易被损坏。
薄膜晶体管包括位于栅电极与多晶硅半导体层之间的绝缘体，有源区和漏区的具有多晶硅半导体层，和在源区与漏区之间的沟道。绝缘体包括ONO结构，它有与多晶硅半导体层接触的层间氧化层，与栅极接触的顶氧化层，和位于层间氧化层与氮化层之间的氮化层。层间氧化层和顶氧化层最好是SiO2；氮化层最好是Si3N4。层间氧化层与氮化层的厚度比应防止在多晶硅和层间氧化物的界面上形成电子陷阱。层间氧化层、氮化层和顶氧化层的实际厚度比是10∶5∶85。
通过以下结合附图对优选实施例的更详细说明将会明白本发明的所述目的和其它目的，发明特征和优点。各图中相同的部分用同一数字标注。附图不必有刻度，其主要目的是说明发明的原理。
图1是按本发明第1实施例的有ONO绝缘体的TFT的剖面图。
图2是按照本发明第2实施例(反向的)的有ono绝缘体的TFT的剖面图。
图3是半导体存储器剖面图。
图4是常规TFT的剖面图。
与存储器芯片中用的单晶硅衬底相比，发明人发现，TFT中采用的多晶硅衬底，在氧化物与多晶硅之间的界面受到应力时，对该界面处的损伤是高度敏感的。
发明人发现，在用等离子加工(如薄膜淀积，绝缘体淀积)中，多晶硅片比单晶硅片更易受表面损伤。多晶硅的表面易受损伤性可以理解为原子取向和键变形。关于这一点，鉴于单晶硅有窄的原子取向分布(即原子的位置高度预知的和实质上的均匀性)，而多晶硅特别在它的表面表现出很大变化(即，多取向)。重要的是，多晶硅表面的一些原子处于很高的局部应变状态。为常规等离子系统的高能轰击特性施加于这些早已应变的原子上时，键被打开和变形而成为缺陷。这些缺陷在半导体器件的特性中显露出来。由于发现多晶硅的表面易受损伤，发明人试图用模糊等离子构形从多晶硅除去等离子(用它的动态能量形式)。
发明人也已开发出有许多优点的半导体(包括TFT)的制造技术，该技术还综合考虑了氧化物与多晶硅界面中的位能构造应力。例如，按一种技术，在低温工艺中形成厚800至1000(例如，比常规的厚8至10倍)的栅氧化物。这方面，视为与美国专利申请号为08/383495，发明名称为″线性等离子汽相淀积设备和方法″，在此引为参考文件，的美国专利属同一领域。尽管低温工艺被认为是有益的，它不会出现高温工艺中为清除应力而进行的退火。
因此，与现有的TFT相比，本发明人的TFT制造技术，在淀积的SiO2和容易损伤的多晶硅之间逐渐产生较大的应变物。
为进行可靠性试验(与常规运行相反)、TFT典型地运行(仅在可靠性试验模式中)，给TFT的栅与沟道之间施加大的电场、将电子注入例如隧穿绝缘体(即栅氧化物)。这种试验中，电子通过绝缘体到栅，建立起流过绝缘体的电流。由于现有的TFT不处于大应变场下(例如，是在高温退火下制成的)，TFT不会损坏。然而，具有较大应变场的TFT可能会因可靠性试验而损坏，而没有本发明的优点。关于这一点，电子隧穿可能会造成应变键断开(例如，电的作用引发化学作用)，使电子俘获在界面。这种俘获，即使只因可靠性试验，不是因正常运行而产生，但也能影响TFT的性能(例如，线性度和迁移率)。
为了减小淀积的氧化物(SiO2)与易于损坏的多晶硅之间较大的应变场，发明人开发了一种用于TFT中的O-N-O绝缘体结构。例如，图1示出了按本发明第1实施例的薄膜晶体管10。TFT10有在未画出的衬底上形成的多晶硅半导体层12。多晶硅层12有用常规技术在其中构成的源区14和漏区16，有在源区与漏区之间延伸的沟道区18。在多晶硅层12上设置ONO绝缘体结构19。特别是，使层间氧化物层20覆盖多晶硅层12(包括源区14和漏区16)。层间氧化物层20被氮化层22覆盖，氮化层22被顶层氧化层24覆盖，也称栅作氧化层24。在顶层氧化层24上形成金属栅26。
所述实施例中，层间氧化层20和顶层氧化层24最好是SiO2层，氮化层22最好是Si3N4层。
关于制造，用已知技术在多晶硅层12中形成源区14和漏区16。用CVD法在等离子反应室中形成组成ONO绝缘体结构19的三层20，22和24中的每一层。反应室引入来自等离子体的激发气体的上行气流和来自其等离子体的反应气体的下行气流。在等离子反应器中按三个不同的CVD操作淀积层20、22和24，在表1中规定的条件下进行CVD操作，淀积膜层20与22之间用泵抽真空10分钟。
表1
层层间氧化物层氮化层顶层氧化物层栅氧化层上行等离子(可激发)气流氦气中氧为200sccm 20％300sccm氩气氦气中200sccm20％氧下行(反应)气流氦气中50sccm2％硅烷氦气中10sccm2％硅烷，50Sccm氮氦气中50sccm2％硅烷反应室压力100mTorr100mTorr100mTorr反应室功率150瓦等离子功率100瓦等离子功率150瓦等离子功率样品温度300℃300℃300℃淀积时间5分钟14分钟5分钟层厚10050850
因此，层间氧化层20与氮化物层22的厚度比是2∶1。关于ONO绝缘体结构19的总体，层间氧化层20，氮化物层22和顶层氧化层24的厚度比是10∶5∶85。
图2展示出按本发明第2实施例的反向型TFT100。TFT100包括形成于衬底104上的栅电极102。覆盖衬底104和栅电极102的是ONO绝缘体结构106，经包括栅氧化层108，氮化层110，和层间氧化层112，多晶硅半导体层114覆盖层间氧化层112。源区116和漏区118形成在多晶半导体层114上。
关于图2所示的TFT100的制造，是用常规技术在衬底104上形成栅电极102。然后，按本发明，按表1中规定的参数，淀积三层108、110和112，构成ONO绝缘体结构106。淀积了ONO绝缘体结构106之后，形成多晶硅层114。然后，在多晶硅层114上形成源区116和漏区118。
代替基本上固定特性的单栅氧化层，本发明的TFT设置了两层以上的有不同应变性能的多层绝缘结构(氧化层和氮化层)。控制氮化层与层间氧化层的厚度比，可控制层间层的应变场。而且，与半导体存储器相比，本发明的层间氧化层淀积得足够厚，因此通常得到了不能隧穿的氮化层，本发明的TFT具有的氧化层与氮化层之间的厚度比防止在多晶硅与层间氧化物之间的界面构成电子陷阱。
已参照推荐的实施例详细展示并说明了本发明，本行业的技术人员会明白，在不脱离本发明的精神和范围的情况下，会有各种形式上和细节上的变化。
发明实施例中要求的优异特性或特权做如下限定。