本发明涉及半导体存储装置的一种输入缓冲器，更具体地说，涉及一种写入信号输入缓冲器，该缓冲器用来接收芯片外部供来的写入启动信号，并提供写入驱动信号作为芯片的内部信号。 半导体存储装置通常在其各输入级处都有一个输入缓冲器，以便通过接收地址、数据、预定的控制信号等将经转换的内部信号提供给芯片内相应的各电路。详细地说，芯片内各电路的驱动是采用接收着诸如写入启动信号之类的控制信号的写入启动信号输入缓冲器（以下简称写入信号输入缓冲器）的输出信号作为主时钟脉冲进行的。另一方面，从芯片内部的系统或CPU提供写入启动信号的同时，进行该写入信号输入缓冲器的驱动操作，从而使写入信号作为时钟脉冲而起作用。由写入驱动信号启动的各电路（例如数据总线、控制电路、数据输出信号电路）其启动时间是根据写入驱动信号的启动时间确定的。然而，要设计出驱动操作由写入驱动信号确定的电路是极其困难的，因为各电路必须考虑选取什么时间作为写入驱动信号的启动时间进行设计。就是说，写入信号输入缓冲器只有当写入启动信号作为芯片的外部号提供时才工作。如本技术领域所周知地那样，系统或CPU提供的信号其启动时间是非常短的。因此，通过输入外部信号工作的输入缓冲器只有在收到外部信号期间才起作用，这和写入信号输入缓冲器一样。因此从写入信号输入缓冲器输出的写入驱动信号其启动时间特短。考虑到时间上的限制，要在集成度高的半导体电路中在如此极其短暂的时间内按写入驱动信号控制其它诸电路的工作几乎是不可能的，而且还可能会产生误操作。
为解决这个问题，有人提出了在输入缓冲器的输出级加一个锁存部分以此来延伸写入驱动信号的启动时间的方法，如图1所示，这个方法无论写入启动信号WE的启动时间是否作为外部信号都有效。图1的结构特性如下。写入启动信号WE从芯片外部加到WE终端2时，节点14上就加有“高态”或“1”数据，于是“或非”门16就产生“低态”或“0”数据。当列启动信号φC作为主时钟脉冲在“高”态下输入时，“或非门”20产生“高”态写入驱动信号φWR。即使外部信号加到WR端2的过程终了时，“或非门”16的输出端也因形成锁存器的线路24而仍然处于“低”态。因此，图1的输入缓冲器输出启动时间比芯片外部提供的写入启动信号 WE更长的写入驱动信号φWR。这样，启动时间较长的写入驱动信号φWR就缓和了设计芯片内按写入驱动信号φWR控制的电路中遇到的上述问题。
图1输入缓冲器的工作过程和写入驱动信号φWR的驱动时间在图2所示的操作时间图中是用过程e1至e5组成的实线表示的。如图2的e5所示，写入驱动信号φWR（即写入驱动号）系启动到“高”态，其启动时间是在列启动信号φC的控制下确定的，与写入启动信号 WE无关。
然而，图1所示的写入信号输入缓冲器避免不了下列严重的问题。半导合格集成电路通常是以数据输出缓冲器和数据输出驱动器（图中未示出）作为输出级电路给芯片外部提供数据以便用以读取存储在存储单元中的数据的。如本领域中所周知的那样，这种输出级电路是在列地址选通信号cas起作用的同时工作的，其启动步骤由图2步骤e1、e6、e7和e8组成。但这时若接通数据输出驱动器，则由构成数据输出驱动器的大沟道组成的晶合格管进行开关操作时就会产生很大的基底噪声。产生基底噪声时，即使令写入启动信号WE的输入保持V，晶体管6的栅-源极电压VGS也会下降。于是节点8处的电压超过断路点1/2VCC，从而使节点14转入“高”态，如图2过程e9的虚线所示。“高”态节点14使写入驱动信号φWR则处于锁定状态，仍然处于“高态，如图2的虚线所示。这样，写入驱动信号φWR就由于数据输出驱动器接通操作产生的基底噪声而不必要地起作用，从而使输入写入启动信号 WE变得毫无意义。由于哪图2过程e3中所示的那样从外部加写入启动信号 WE并不能使写入驱动信号φWR起作用到“高”态而是如过程e10中所示的那样因芯片内部（即数据输出驱动器内）产生的基底噪声而不必要地被判定为“高”态，该结果不能满足外部提供的写入启动信号WE的选择时间。这样就不能进行正确的读/写操作。因此，在上述误操作过程中，即使提供了正常写入启动信号 WE，图1节点14的输入端还是不通，从而不能在应写入的时间内（即写入驱动信号φWR用实线表示的启动时间）进行写入操作。
另一方面，在与图1类似的技术中，日本东芝公司的1M DRAM产品PC511000或PC511001上写入信号输入缓冲器也有象图1线路24的锁存电路。这种电路的结构简单，但不能解决上述问题。
本发明的目的是提供读/写操作稳定的一种半导体集成电路。
本发明的另一个目的是提供半导体集成电路中的一种用芯片外部提供的写入启动信号能精确进行写入操作的写入信号输入缓冲器。
本发明的又另一个目的是提供半导体集成电路中的一种不会因数据输出级电路开关操作产生的噪声而引起误操作的写入信号输入缓冲器。
本发明还有另一个目的，即提供半导体集成电路中的一种尽管由于数据输出级电路的开关操作而有接地噪声产生在收到外部供来的写入启动信号时也能进行正常驱动操作的写入信号输入缓冲器。
本发明的另一个目的是提供半导体集成电路中的一种不锁存因数据输出级电路的开关操作产生的基底噪声而引起的假数据且产生输入外部提供的写入启动信号的选择时间正确的正常写入驱动信号的写入信号输入缓冲器。
为达到本发明的目的，本发明的写入信号输入缓冲器起码具有下列各部分：一个输入级，供接收芯片外部供来的写入启动信号;一个逻辑装置，用以根据输入级的输出信号产生作为相应信号的写入驱动信号;和一个锁存部分，供锁存逻辑装置的输出信号，且在其锁存通路上有一个开关装置。
本发明输入缓冲器的锁存部分锁存逻辑装置输出级的信号，且在其通路上有一个开关装置，该开关装置由预定的控制信号控制，在数据输出级电路进行开关操作而产生基底噪声时和其它状态下正确履行接通操作，从而使逻辑装置根据外部写入启动信号的施加进行正常的驱动。这样，通过这种锁存部分解决了产生数据的传统问题。
参看附图说明本发明的最佳实施例可以更清楚地了解本发明的上述目的和其它优点。附图中：
图1 是现有技术具锁存部分的写入信号输入缓冲器的电路图;
图2 是操作时间图，示出了图1中起作用的写入信号和所产生的基底噪声;
图3 是本发明具的带开关装置的锁存部分的写入信号输入缓冲器;
图4 是图3中的写入信号起作用时的操作时间图。
从下面说明中诸如各控制信号和电路结构之类的具体细节可以更详细地了解本发明的内容。显然，熟悉本技术领域的人们都知道，本发明可以在修改这些具体细节的情况下付诸实施。
这里所使用的“写入信号输入缓冲器”一词是输入缓冲器的一个例子，它表示具有下列作用的输入缓冲器：接收芯片外部供来的写入启动信号;将收到的信号变为内部信号;给相应各电路提供写入驱动信号，即时钟脉冲作为控制信号，以便在芯片内进行写入操作。“输出级电路”一词表示将从芯片内的存储单元读取的数据提供给芯片外部的电路，且是数据输出缓冲器和数据输出驱动器的通用词。“φDOUTE”一词是指根据与芯片外部所提供的数据输出有关的信号而起作用的内部信号，其定义为启动输出级电路驱动操作的信号。
图3是本发明具有带开关装置的锁存部分的写入信号输入缓冲器的电路图。电路的结构如下。图3中的输入级32，…，38和逻辑装置40，…，50是众所周知的，与图1所示的传统结构一样。本发明的锁存部分100具有;线路56，其上加有输出级控制电路64供来的控制着输出级电路66的驱动过程的输出级控制信号φDOUTE;线路52，其上加有“或非”门50供来的写入驱动信号φWR;线路54，与“或非”门50的一个输入端相连接;传送门60，在线路52与54之间切换连接，其P型端接线路56，其N型端通过倒相器58与线路56相连接;和复位晶体管62，其一个沟道在线路54与地端子GND之间形成，其控制端接线路56。输出级控制信号φDOUTE在输出级控制电路64中产生，分别加到线路56和输出级电路66上，这是用以控制输出级驱动过程的控制信号，它可以与韩国专利申请1991-23940或1992-6954中公开的信号φTRST相同。
图4是图3中的写入驱动信号φWR起作用时的操作时间图。下面参照图4详细说明图3的操作特性。在进行详细说明之前，应该指出的是，本发明的写入信号输入缓冲器根据输出级控制信号φDOUTE的产生或不产生或输出级控制信号φDOUTE的电平状态反复不定转换写入信号输入缓冲器输出级的锁存通路，从而无论有无基底噪声都可进行驱动操作。在读/写数据的过程中，列地址选通信号 CAS起作用时会促使列启动信号φC[即启动列的主时钟（在F1中）]起作用，于是输出级控制信号φDOUTE起作用（在F6中）。接着，由于输出级电路的输出驱动器进行开关操作（在F7中），因而预定的数据DOUT加到芯片外部。这时若产生基底噪声（在F8中），则使图3的节点38处于“高”态（在F9），如图4中的虚线所示。接着，无论线路54的电平状态如何，“或非”门46都产生“低”输出。这时，由于列启动信号φC处于“高”态，且倒相器48的输出端处于“低”态，因而“或非”门50的输出状态变“高”，因而写入驱动信号φWR作为“高”产生，如图4中的虚线所示。另一方面，由于输出级控制信号φDOUTE是在“高”态下起作用，因而传送门60截止，从而将线路52与54隔离开来。复位晶体管62因输出级控制信号φDOUTE处于“高”态而导通，从而使线路54复位到“低”态。如图4中所示，若没有基底噪声产生，节点38和44就变“低”，这时“或非”门46产生“高”输出，从而（在F11中）产生“低”态写入驱动信号φWR。产生数据的操作结束时，作为输出级控制信号的输出级控制信号φDOUTE的作用时间结束（在F12中），于是传送门60导通，从而使线路52和54相互转换。因此，基底噪声中产生的写入驱动信号φWR作为瞬时脉冲信号产生而没有象传统的φWR那样加以锁存。这时，由于尚未收到写入启动信号WE，因而尚未进行下一个写入操作。这时若根据外部提供的时间往WE端子32上输入写入启动信号WE，则节点44变“高”（在F2中），于是产生“高”态的正常写入驱动信号φWR（在F3中）。这里，由于输出级控制信号φDOUTE变“低”，因而传送门60导通，复位晶体管62截止，从而使本发明写入信号输入缓冲器的输出信号φWR履行正常的锁存操作。因此与正常写入驱动信号同时发生的其它各种时钟脉冲信号（图中未示出）在原先确定的时间正常产生，从而进行稳定而精确的写入操作。
图3所示的写入信号输入缓冲电路是根据本发明的技术构思设计出来的最佳实施例，但即使其它经改进的电路元件代替输入级的逻辑装置也能同样达到本发明的效果。此外，构成锁存部分100传送门也可以采用其它开关元件，而且最好采用控制该开关元件控制信号作为数据输出级电路的驱动信号。另外，在本发明中，举出了地址输入缓冲器具有锁存部分的写入信号输入缓冲器作例子进行说明，熟悉本技术领域的人们是足以预测出任何其它具有锁存部分的输入缓冲器在象本发明那样配备了开关装置之后在信号的施加和选择时间的范围方面都可以达到稳定状态的。
如上所述，本发明作为输入缓冲器的写入信号输入缓冲器其驱动操作是根据数据的输出操作在设在其输出级的锁存部分的通路上进行的。因此，正常的驱动操作是根据外部写入启动信号的输入进行的，且与数据输出操作中产生的基底噪声无关，从而保证了芯片正确的读/写操作。芯片装设在系统中时可以改进与选择时间有关的操作特性，因为在写入操作过程中进行的驱动过程既稳定又精确。此外还提高了半导体集成电路与写入操作有关的可靠性。