本发明涉及动态RAM（随机存取存储器）及使用该RAM的信息处理系统。更具体地说，本发明涉及大容量动态RAM及使用该RAM的信息处理系统。 在日本实用新型公开NO.SHO/56-21897中，以图示方式公开了一种补偿动态RAM中MOSFET阈值电压波动的典型读出放大器，在IECE（日本电子及通信工程师协会）1983年年会会议纪要2-288中讨论了同种类型的另一读出放大器。前一种读出放大器具有在预充电期间连接在二极管结构中的放大器MOSFET，以便从源极侧对位线进行预充电。后一种读出放大器将放大器MOSFET源极分开，以便通过电容耦合进行初始放大。
在动态RAM中，读出放大器由CMOS电路组成，以便降低功耗。将读出放大器放在CMOS电路结构中需要将位线的预充电电位设为工作电压的一半。这意味着基于CMOS的读出放大器不能是日本实用新型公开NO.SHO/56-21897中所公开的类型，即用电源电压对位线进行预充电的读出放大器。事实是包括P沟道和N沟道MOSFET的放大器MOSFET出现了一些问题。一个问题是一方面不能保证读出放大器的偏移电压之间的一一对应，另一方面不能保证N沟道和P沟道MOSFET的阈值电压的波动。另一个问题是由于N沟道和P沟道MOSFET之间的矛盾，进行预充电越来越困难。
在上述IECE1983年年会会议纪要中讨论的读出放大器有一个主要的缺点，即读出放大器对电容耦合起作用，这要求有一个大电容与之相连。由于以下原因该方案是不实现的：在动态RAM中，大量的存储单元连接到每根位线上，以便提高存储能力。这引起了较大的位线寄生电容。为了保证得到基于电容耦合的足够高的位线电位，需要安排相当大的电容器排列。从电路集成度的观点来看，将这样一个电容排列装在读出放大器中是不可能的。
考虑到上述现有技术的不足之处，本发明的发明人研制出了一种读出放大器，它能够补偿成对的MOSFET的阈值电压的波动，同时保证大容量存储器配置中的存储单元的读写操作。这种类型的读出放大器旨在提高电路的集成度并降低动态RAM中的功耗。
在大容量存储器的动态RAM中，决定其功耗的不是存储器的存取操作（读或写），而是为了使存储单元的内容不变而以短暂间隔进行的刷新操作。不象读或写操作，刷新操作不是随机的，而是连续的。这就是启发本发明人提出本发明的关键之处。
因此本发明的一个目的是提供一种动态RAM，它有很大的存储容量，同时保证很高的电路集成度。
本发明的另一个目的是提供一种动态RAM，它有很大的存储容量，同时功耗小。
本发明的再一个目的是提供一种信息处理系统，它性能高，体积小。
本发明的第四个目的是提供一种半导体集成电路器件，它具有高灵敏度读出放大器，能够补偿由放大器MOSFET的处理不一致引起的输入偏差。
通过阅读以下说明和附图，本发明的这些和其他目的、特征和优点将变得更清楚。
在本说明书中公开的本发明的主要优点为：第一，提供了一种采用包括读出放大器的动态RAM作为存储器的信息处理系统，其中对每一对MOSFET都进行了特性不一致的补偿，并且位线的寄生电容量至少为存储单元电容量的20倍。
动态RAM可以包括许多对存储器矩阵，每对存储器矩阵包括一个开关MOSFET，用于断开与读出放大器相连的每根位线的中路。动态RAM是这样寻址的，以至如果在成对存储器矩阵中的一个中选择了在相对于开关MOSFET的读出放大器外面与位线交叉的字线，那么在另一个存储器矩阵中就选择在相对于开关MOSFET的读出放大器一侧与位线交叉的字线。
在包括上述读出放大器的动态RAM中，有许多存储器矩阵组，每组存储器矩阵包括一个开关MOSFET，用于互连与读出放大器相连的公共源极线。在给定的存储器矩阵组中以刷新模式顺序选择字线。与公共源极线互连的开关MOSFET导通，开始驱动读出放大器。开关MOSFET截止之后，读出放大器的电源开关MOSFET导通，以便放大。
上述动态RAM比之过去允许更多的存储单元与位线相连，并且要求较少的读出放大器装在里面。这使得电路的集成度较高。由于断开了非选择的字线而减小了位线的电容，并且由于通过对对应于非选择的读出放大器的公共源极电容充电而使读出放大器进行初始放大，所以功耗降低了。这一高度集成节省电源的动态RAM使得采用它的信息处理系统具有高性能，而体积小。
此外，根据本发明，在构成CMOS读出放大器的两个导电型放大器MOSFET中的一个的栅极和输入端之间提供了第一和第二开关MOSFET，在一个放大器MOSFET的栅极和公共源极侧之间提供了第三和第四开关MOSFET。当第一和第二开关MOSFET截止并且第三和第四开关MOSFET导通时，放大器MOSFET的公共源极侧被施加预充电电压。用于对位线进行预充电的预充电电压等于工作电压的一半再加第一和第二MOSFET的阈值电压。然后，当第三和第四开关MOSFET截止而第一和第二开关MOSFET导通时，预充电电压作为基准电压，向输入端之一施加一个非常低的电位，以便驱动放大器MOSFET进行放大。此后，也是作为CMOS读出放大器一部分的其他导电型放大器MOSFET得以驱动。
通过电容耦合实现初始放大的读出放大器具有接在位线之间的开关MOSFET排列。在基于电容耦合的初始放大期间，位线与读出放大器断开。一旦读出放大器的放大信号已经充分形成，位线则再次与读出放大器连接。
以这种方式，通过操作程序来限制放大器MOSFET开始预充电和放大。另外，具有大寄生电容的位线在需要时与读出放大器断开。这提供了补偿放大器MOSFET输入偏差的高灵敏度的读出放大器，它主要是在放大非常小的输入信号时进行预放大。
图1是根据本发明采用读出放大器的动态RAM的芯片布局图;
图2是体现本发明的动态RAM的部分电路图;
图3是体现本发明的另一动态RAM的部分电路图;
图4是包括在图1中的读出放大器的时序图;
图5是包括在图3中的读出放大器的时序图;
图6是体现本发明的另一动态RAM的部分电路图;
图7是体现本发明的另一动态RAM的部分电路图;
图8是包括在图6中的读出放大器的时序图;
图9是包括在图7中的读出放大器的时序图;
图10是采用常规读出放大器的动态RAM的芯片布局图;
图11是体现本发明的另一动态RAM的部分电路图;
图12是包括在图11中的读出放大器的时序图;
图13是体现本发明的另一动态RAM的芯片布局示意图;
图14（A）至14（C）表示图13的动态RAM是如何工作的;
图15是体现本发明的另一动态RAM的示意电路图;
图16是表示图15的动态RAM如何工作的时序图;
图17是体现本发明的另一动态RAM的简略框图;
图18是包括在图17中的降压电路的特性图;
图19是包括在图17中的降压电路的典型电路图;
图20是体现本发明的另一动态RAM的完整框图;
图21是体现本发明的另一动态RAM的完整框图;
图22是采用根据本发明的动态RAM的存储器的简略框图;
图23是以存储器卡形式的动态RAM结构的侧视图;
图24是根据本发明的另一动态RAM结构的侧视图;
图25是根据本发明的动态RAM中的存储单元的器件结构侧视图;
图26是根据本发明的包括动态RAM的存储器板的部分略图;
图27是根据本发明的包括动态RAM的DRAM系统的部分略图;
图28是根据本发明的包括动态RAM的计算机系统的部分略图;
图29是包括根据本发明的动态RAM的个人计算机系统的外观;
图30是包括根据本发明的动态RAM的个人计算机系统的功能块图;
图31是根据本发明的动态RAM中的存储器矩阵和一个行选择电路的电路图;
图32是根据本发明的动态RAM中的读出放大器和一个列选择电路的电路图;以及
图33是根据本发明的动态RAM中的控制块和电源电路的框图。
图2是体现本发明的动态RAM的部分电路图。图2中的元件是用已知的制造CMOS（互补型MOS）集成电路的技术在单片半导体衬底（如单晶硅衬底）上形成的。
图2包括根据本发明的读出放大器以及以这些放大器为中心的相关电路。图中画出了两个读出放大器、两对位线（也叫数据线或数字线）、及辅助预充电电路和八根字线，与存储单元一起还有接在位线和字线之间的预充电电路和读出放大器控制电路。下面描述读出放大器、辅助预充电电路和与一对互补位线B1T和B1B有关的其它元件。
在图2所示的实例中，每个读出放大器基本上由CMOS构成。为了补偿基于CMOS的读出放大器的输入偏差，需要将P沟道放大器MOSFET Q10和Q11与N沟道放大器MOSFET Q4和Q5分开。这些MOSFET构成CMOS读出放大器。以主要方式使用N沟道放大器MOSFET Q4和Q5，而以辅助方式使用P沟道放大器MOSFET Q10和Q11。即在读出放大器开始工作时，先驱动N沟道放大器MOSFET Q4和Q5，以便进行放大操作。一旦放大信号已经达到一定幅度，则驱动P沟道放大器MOSFET Q10和Q11，以便得到对应于小输入信号的完整变化的高电平/低电平输出信号。
当CMOS读出放大器以上述方式工作时，在一方面读出放大器的实际输入偏差之间出现了一一对应，并且另一方面在N沟道放大器MOSFET Q4和Q5之间出现了阈值电压的不一致（即差别）。当读出放大器的放大器MOSFET如上所述在其工作过程中被分开时，支配放大过程的放大器MOSFET Q4和Q5的阈值电压是不一致的，这通过采用接在Q4和Q5的栅极与位线B1B和B1T之间的开关MOSFET Q6和Q8进行补偿。在放大器MOSFET Q4和Q5的栅极和公共源极线NS之间接有开关MOSFET Q7和Q9。开关MOSFET Q6至Q9由N沟道MOSFET构成，但不限于此。
公共源极线NS与驱动放大器MOSFET Q4和Q5的电源开关MOSFET Q13的源-漏通路相连。电源开关MOSFET Q13通过向公共源极线NS提供一个驱动电压（如电路地电位）来驱动MOSFET Q4和Q5。
除了驱动放大器MOSFET Q4和Q5之外，公共源极线NS还对位线B1T和B1B进行预充电。公共源极线NS具有提供预充电电压VP的的预充电MOSFET Q12。预充电电压VP设置为VCC/2+VTH，其中VCC/2表示工作电压除以二，VTH表示MOSFET Q4和Q5的阈值电压。
一方面是开关MOSFET Q6和Q8，另一方面是开关MOSFET Q7和Q9，都受到互补开关控制。具体地说，对开关MOSFET Q6和Q8的栅极施加控制信号COM，对开关MOSFET Q7和Q9的栅极施加经反相器电路N2反相的控制信号COM。同样，电源开关MOSFET Q13和预充电MOSFET Q12通过控制信号PN实现互补开关控制。换句话说，预充电MOSFET Q12受接收控制信号PN的反相器电路N1的控制。
同时，以辅助方式驱动的P沟道放大器MOSFET Q10和Q11如常规方案那样采取锁存器的形式。MOSFET Q10和Q11的公共源极线PS与提供工作电压如电源电压VCC的P沟道电源开关MOSFET Q14相连。如以下将要说明的那样，控制电源开关MOSFET Q14的控制信号PP相对于送至N沟道电源开关MOSFET Q13的栅极的控制信号PN来说有一延迟。就放大而言，这种电路结构将P沟道放大器MOSFET Q4和Q5与N沟道放大器MOSFET Q10和Q11分了开来。
在互补位线B1T和B1B之间是由短路MOSFET Q1和MOSFET Q2和Q3构成的辅助预充电电路，用于施加辅助预充电电压VCC/3。辅助预充电电路的工作过程基本上与常规的半预充电电路相同。不同之处在于，由于MOSFET Q2和Q3的导通，使辅助预充电电路的电压值从短路MOSFET Q1所提供的半预充电电压VCC/2下降到电压VCC/3。
字线与位线B1T和B1B中的一根之间有一个存储单元。对每个地址选择MOSFET QM来说，栅极与字线相连，而源-漏通路的一端与位线B1T或B1B相连。源-漏通路的另一端和板极电压VPL之间是用于存储信息的电容器CS。这种存储器结构与常规的动态RAM相同，将不再作进一步说明。字线选择电路选择所连的字线中的一根。
图2中的其它互补位线B0T和B0B以及与之相关的辅助预充电电路和读出放大器与上述对应部分相同。因此图2中这些部分不再给出任何参考符号，并且不再另外说明。读出放大器控制电路和预充电电路由与位线B1T和B1B相连的读出放大器共享。
图4是包括在图1中的读出放大器的时序图，表示读出放大器是如何工作的。当信号PC为高电位时，进行辅助预充电。即高电位控制信号PC使MOSFET Q1、Q2和Q3导通，并向互补位线BL输送辅助预充电电压如VCC/3。
信号PC变为低电位，使MOSFET Q1至Q3截止，互补位线BL处于高阻状态。一旦处于高阻状态，互补位线BL（B1T、B1B）就维持在电压VCC/3上。
控制信号COM变为低电位，使开关MOSFET Q6和Q8截止，并使开关MOSFET Q7和Q9导通。这使得N沟道放大器MOSFET Q4和Q5的栅极和公共源极侧短路，使这些MOSFET成为二极管。结果，从公共源极线NS输送的预充电电压VP经成为二极管的放大器MOSFET Q4和Q5向前送至位线B1T和B1B。这时，如果放大器MOSFET Q5的阈值电压比放大器MOSFET Q4的阈值电压大△VTH，那么在位线B1T和B1B之间形成等于阈值电压差△VTH的电位差。
如上所述用VCC/3对位线B1T和B1B进行预充电，尽管在这些位线之间存在着相当大的寄生电容，但是这些位线的电压还是通过放大器MOSFET Q4和Q5快速地被充到基本对应于VCC/2的预充电电位。这是因为电位差足够小。通过补偿MOSFET Q4和Q5的阈值电压VTH的电压降，用公共源极线NS上的预充电电压VP补充电压VCC/2。这使得位线B1T和B1B的预充电电压变为基本等于上述的半预充电电压VCC/2。
然后，控制信号COM返回到高电位，MOSFET Q7和Q9截止，放大器MOSFET Q6和Q8导通，放大器MOSFET Q4和Q8被锁定，并选择字线WL。这使与存储单元相连的位线形成非常小的电位变化，这是由于电荷被分散成两部分：存储器的电容器CS中的电荷和位线上的寄生电容CB的预充电电荷。代表电位差的电位变化，作为从存储单元读出的一个非常小的读出信号VSIG，送至读出放大器的放大器MOSFET Q4和Q5的栅极。
在图2的实例中，上述预充电过程预先向位线提供对应于放大器MOSFET Q4和Q5的阈值电压的偏差电压△VTH。结果，非常小的读出信号VSIG被作为栅极电压差不变地送至放大器MOSFET。在这种情况下，控制信号PN成为高电位，驱动放大器MOSFET Q4和Q5。接着，N沟道放大器MOSFET Q4和Q5单独开始放大非常小的读出信号VSIG。
只有在放大信号已经达到一定幅度之后，N沟道放大器MOSFET Q4和Q5才使控制信号PP成为低电位。接着，驱动P沟道放大器MOSFET Q10和Q11，与N沟道放大器MOSFET Q4和Q5一起进行放大。这给予位线电位一个完整变化的特性，变化跨度是两个极端：高电位为VCC，低电位为0V。
P沟道放大器MOSFET Q10和Q11也有对应于阈值电压的偏差电压，然而，在放大过程开始时，这些MOSFET形成输入电压差，该电压差足够大，使得偏差电压可以忽略。因此，偏差电压的影响实际上被消除了。即P沟道放大器MOSFET Q10和Q11在放大过程中起补充作用：防止位线电位下降（该电位由于N沟道放大器MOSFET Q4和Q5的作用应变为高电位），并且将该电位向上拉，使其等于电源电压VCC。
在对存储器的存取完成以后，字线WL复位，驱动读出放大器的控制信号PN和PP复位，控制信号PC变为高电位。这使MOSFET Q1至Q3导通。随着MOSFET Q1导通，互补位线B1T和B1B在高、低电位之间短路。这将导致电压VCC/2，除了MOSFET Q2和Q3也导通引起辅助预充电电压VCC/3，VCC/3略低于VCC/2。
图3是体现本发明的另一动态RAM的部分电路图。在本例中，P沟道放大器MOSFET在CMOS读出放大器中起主要作用，而N沟道放大器MOSFET以辅助方式工作。即变换图2读出放大器中P沟道和N沟道MOSFET的位置，构成图3的方案。这样，表示图2电路的参考字符在表示图3电路时保持不变，只是P沟道MOSFET和N沟道MOSFET变换其位置。
当P沟道放大器MOSFET Q4和Q5起主要作用时，使预充电电压VP较低（例如VCC/2-VTH）。相反，位线上的辅助预充电电压变得较高（例如2VCC/3）。其理由是当P沟道放大器MOSFET占支配地位时，工作电压是0V，有关电压需要作相应的反相。
在图2和图3的电路图中，P沟道和N沟道电源开关MOSFET位于读出放大器列的一侧。在实际的电路布局中，一个电源开关MOSFET位于读出放大器列的上方，而另一个位于下方。
图5是包括在图3中的读出放大器的时序图，表示它是如何工作的。除了设置与工作电压不同的预充电电压以外，其工作过程基本与图4所示的相同。
当信号电平与偏差电压△VTH相反时，从存储单元读出的非常小的读出信号VSIG显然在位线B1T和B1B上消失。然而，由图5中的虚线表示的非常小的读出信号VSIG施加在放大器MOSFET Q4和Q5的栅极之间。这将位线B1T和B1B相应地放大到高电位和低电位。
图6是体现本发明的另一动态RAM的部分电路图。虽然在图6以及图2、图3中用了类似的参考字符，但是它们表示基本不同的电路功能部分。这一情况也使用于其它电路图。
在图6的实例中，N沟道放大器MOSFET在CMOS读出放大器中起主要作用，而P沟道放大器MOSFET以辅助方式工作。于是，N沟道放大器MOSFET Q4和Q5之间的阈值电压差基本对应于读出放大器的输入偏差。输入偏差用耦合电容补偿。
放大器MOSFET Q4和Q5的栅极和漏极交叉连接，它们的源极接有以MOS电容的形式表示的电容器。连接MOSFET Q6和Q7的漏极和源极以形成一个电容器电极，该电极接下来与放大器MOSFET Q4和Q5的源极相连。作为电容器的MOSFET Q6和Q7的栅极形成另一电容器电极，该电极被馈送控制信号COM。
放大器MOSFET Q4和Q5的源极接有作为电源开关的MOSFET Q8和Q9。MOSFET Q8和Q9还用来将放大器MOSFET Q4的源极与放大器MOSFET Q5的源极分开。
以辅助方式驱动的P沟道放大器MOSFET Q10和Q11构成一个锁存器。与N沟道放大器MOSFET Q4和Q5不同，P沟道MOSFET Q10和Q11的源极与公共源极线PS相连。公共源极线PS与P沟道电源开关MOSFET Q12相连，Q12输送工作电压（如电源电压VCC）。如以下将要说明的那样，控制电源开关MOSFET Q12的控制信号PP相对于送至N沟道电源开关MOSFET Q8和Q9的控制信号PN来说有一延迟。就放大而言，这种电路结构将P沟道放大器MOSFET Q4和Q5与N沟道放大器MOSFET Q10和Q11分了开来。
上述读出放大器的输入和输出节点通过开关MOSFET Q13和Q14与互补位线B1T和B1B相连。开关MOSFET Q13和Q14的栅极施加有控制信号BS。
互补位线B1T和B1B与由MOSFET Q1至Q3构成的预充电电路相连。预充电电路与图2和图3所示的辅助预充电电路的电路结构相同，只是预充电电路的预充电电压为半预充电电压，如VCC/2。存储单元、字线、字线选择电路以及其它元件都与图2和图3电路结构中的相同，不再作进一步描述。
图8是包括在图6中的读出放大器的时序图，表示它是如何工作的。当信号PC为高电位时，进行预充电。即控制信号PC升高使MOSFET Q1、Q2和Q3导通，以便向互补位线B1T和B1B输送预充电电压，如VCC/2。电压VCC/2送至放大器MOSFET Q4和Q5的栅极和漏极，因此这两个晶体管的源极电位下降量为阈值电压VTH。所得电位在由MOSFET Q6和Q7构成的MOS电容器中积累。
然后信号PC变成低电位，使MOSFET Q1至Q3截止。这使互补位线B1T和B1B处于高阻状态。当处于处于高阻状态时，互补位线BL（B1T、B1B）就维持在电压VCC/2上。在放大器MOSFET Q4和Q5的栅极和源极之间，对应于各个晶体管的阈值电压VTH的电压得到保持。
当选择了字线WL时，与存储单元相连的位线上形成非常小的电位变化，这是由于电荷被分散成两部分：存储单元电容器CS中积累的电荷和位线上的寄生电容CB的预充电电荷。在读出放大器中，代表电位差的电位变化作为从存储单元读出的一个非常小的读出信号送至放大器MOSFET Q4和Q5的栅极。
如上所述，在放大器MOSFET的栅极和源极之间形成了对应于各个晶体管的阈值电压的偏压。该偏压是由位线电位和作为电容器的MOSFET Q6和Q7所保持的电压引起的。这样，位线B1T和B1B之间的电位差作为放大器MOSFET Q4和Q5栅极之间的电压差输送，而不考虑上述的阈值电压差。
当由读出信号引起的电压差被送至放大器MOSFET Q4和Q5的栅极时，控制信号BS变为低电位，使开关MOSFET Q13和Q14截止。这导致读出放大器与具有大的寄生电容CB的位线B1T和B1B断开。
控制信号COM变为低电位，驱动放大器MOSFET Q4和Q5。基于晶体管Q6和Q7栅极电容的耦合电容使MOSFET Q4和Q5的源极电位下降，而使对应于阈值电压差的电压差不变。这时，读出放大器与位线B1T和B1B断开。这使得有可能将输入侧的寄生电容减小到大约等于MOSFET Q6和Q7的栅极电容。因此，上述耦合电容使得放大器MOSFET Q4和Q5能提高一对输入端之间的电位差。
这之后，信号PN变为高电位，使N沟道电源开关MOSFET Q8和Q9导通，以便进行充分放大。同时，信号PP变为低电位（未示出），使P沟道电源开关MOSFET Q12导通，接着Q12驱动P沟道放大器MOSFET Q10和Q11。
P沟道放大器MOSFET Q10和Q11也具有对应于阈值电压的偏差电压。然而，当这些晶体管开始进行放大时，输入电压差变得足够大，使得偏差电压可以忽略。这有效地消除了偏差电压的不利影响。即P沟道放大器MOSFET Q10和Q11不仅防止了位线电位下降，而该电位由于N沟道放大器MOSFET Q4和Q5所作用的耦合电容量增大应变为高电位，而且还将该位线电位向上拉，使其等于电源电压VCC。从这种意义上来说，P沟道放大器MOSFET Q10和Q11是以辅助方式放大的。
接下来驱动上述电源开关MOSFET，信号BS变为高电位，使开关MOSFET Q13和Q14导通。这将读出放大器与具有大的寄生电容的位线B1T和B1B连接起来。位线电位暂时变得较小，然后通过放大变大，其范围高到电源电压VCC，低到电路的地电位。
在对存储器的存取完成以后，字线WL复位，用于驱动读出放大器的控制信号PN和PP复位，控制信号PC变为高电位。这使MOSFET Q1至Q3导通。随着MOSFET Q1导通，互补位线B1T和B1B在高、低电位之间短路，产生预充电电压如VCC/2。
图7是体现本发明的另一动态RAM的部分电路图。在图7的实例中，P沟道放大器MOSFET在CMOS读出放大器中起主要作用，而N沟道放大器MOSFET以辅助方式工作。即变换图6读出放大器中P沟道和N沟道MOSFET的位置，构成图7的方案。这样，表示图6电路的参考字符在表示图7电路时保持不变，只是P沟道MOSFET和N沟道MOSFET变换其位置。
图9是包括在图7中的读出放大器的时序图，表示它是如何工作的。除了图9中的信号COM相对于P沟道放大器MOSFET的工作电压VCC而言变为高电位，而图8中的信号COM变为低电位以外，其工作过程基本与图8所示的相同。其余电路结构与前面的实例系统相同，不再进行描述。
图31至32是根据本发明的另一动态RAM的电路图。图31是动态RAM中的存储器矩阵和行选择电路的电路图;图32是动态RAM中的读出放大器和列选择电路的电路图;以及图33是动态RAM中的控制块和电源电路的框图。在图31和32中，其沟道部分（后栅极）由箭头标示的MOSFET是P沟道MOSFET。这种表示法不同于图2和图3中的方式，在那里P沟道MOSFET的栅极被标示（即用圆圈）。根据本发明，MOSFET作为绝缘栅型场效应晶体管（IGFET）对待。
在图31中，存储器矩阵MARY以被称为折合位线的方法运行，但不限于此。在图31中画出了一对位线。并行的两根互补位线（数据线或数字线）B0T和B0B以常规方式与许多存储单元的输入和输出节点相连，这些存储单元是由地址选择MOSFET Qm和信息存储电容器Cs构成的。
在图32中，预充电电路PC包括开关MOSFET Q5，接在互补位线B0T和B0B之间。MOSFET Q5的栅极被馈送在芯片非选择状态下产生的预充电信号PC。当晶体管处于芯片非选择状态时，或在存储单元被选择之前，信号PC使MOSFET Q5导通。于是，在最初工作周期中，通过读出放大器SA（以后说明）的放大作用，互补位线B0T和B0B在高、低电位之间短路，产生约为VCL/2（HVC，或半预充电电压）的预充电电压。
当芯片处于非选择状态相当长的一段时间，由于漏电流使预充电电位下降，电位的下降并不由此限制。在图32的实例中，开关MOSFET Q45和Q46用来提供半预充电电压HVC。产生半预充电电压HVC的电压产生电路（未具体示出）具有仅提供较小电流的能力。设计这种电路结构是为了最大限度地减小功耗。
在通过将DRAM芯片置于非选择状态而使预充电MOSFET Q5和其它相关元件导通之前，读出放大器SA停止作用。这时，互补位线B0T和B0B处于高阻状态，保持高和低电位。随着RAM被驱动，在读出放大器SA导通之前，预充电MOSFET Q5、Q45和Q46截止。在这种半预充电方案下，互补位线B0T和B0B的高和低电位简单地被短路，以确保低功耗。
根据上述的半预充电方案，在读出放大器SA放大期间，互补位线B0T和B0B以普通方式以预充电电位为中心在高和低电位之间变化。结果，降低了耦合电容引起的噪声电平。
读出放大器SA具有与图6所示相同的基于电容耦合进行偏差补偿的电路结构。与图6的将单独的MOSFET和电源开关MOSFET是集中地形成在一起的方案不同，读出放大器SA具有与源极线NS相连的单独的MOSFET的源极，同时具有电源开关MOSFET，其连接方式与在P沟道侧相同。
在图32的实例中，电源电压VCL通过并联的P沟道MOSFET Q12和Q13输送，而电路地电压VSS通过N沟道MOSFET Q10和Q11输送。电源开关MOSFET Q10和Q11以及MOSFET Q12和Q13由接在同一存储器矩阵的同一行中的单元读出放大器USA共享。换句话说，同一存储器矩阵的读出放大器SA中的P沟道和N沟道MOSFET共同连接到两种沟道类型的源极线PS和SN。
MOSFET Q10和Q11的栅极被馈送互补定时脉冲PN1和PP1，它们在工作周期中驱动读出放大器SA。MOSFET Q11和Q13的栅极被馈送互补定时脉冲PN2和PP2，它们相对于定时脉冲PN1和PP1有一延迟。这样，读出放大器SA的工作分为两步。
在第一步中，产生定时脉冲PN1和PP1，通过上述基于电容耦合的电压对从存储器单元读出的一对数据线上的非常小的读出电压进行放大，消除不希望的电平波动。非常小的读出电压是通过对具有较小导电性的MOSFET Q10和Q12进行限流提供的。在第二步中，由读出放大器SA对互补数据线的电位差进行放大以后，产生定时脉冲PN2和PP2。然后，具有较大导电性的MOSFET Q11和Q13导通。
当MOSFET Q11和Q13导通以后，使读出放大器SA较快地进行放大。读出放大器SA的两步放大允许高速数据读出，同时防止了互补位线上出现不希望的电平波动。在上述两步中，断开的位线B0T和B0B通过开关MOSFET（未示出）再次被连接，实现对存储单元的再一次写入操作。位线重接方案不限于未示出的开关MOSFET。
在图31中，X（即行）地址译码器包括由门电路G1至G4构成的第一地址译码器电路，以及由单元电路UXDCR构成的第二地址译码器电路，但不限于此。图31实际上包括构成第二地址译码器电路的单元电路UXDCR，以及构成第一地址译码器电路的或门电路G1至G4。由于空间的原因，门电路G2和G3的参考符号予以省略。单元电路UXDCR为四根字线提供译码信号。
构成第一X地址译码器的四个门电路G1至G4产生四个字线选择定时信号φx0至φx3。这四个定时信号是通过将对应于低阶两位地址信号的字线选择信号X0B、X0T、X1B和X1T结合在一起产生的。字线选择定时信号φx0至φx3通过传输门MOSFET Q20至Q23输入至单元字线驱动器电路UWD0至UWD3。
字线驱动器WD（只画出了单元电路UWD0）包括由P沟道MOSFET Q26和N沟道MOSFET Q27构成的CMOS驱动电路，以及接在CMOS驱动电路的输入端和工作电压端VCH之间的P沟道MOSFET Q24和Q25。P沟道MOSFET Q24的栅极被馈送预充电信号wph，该信号的电平是经电平反相电路反相的。P沟道MOSFET Q25的栅极被馈送从字线W0得到的驱动输出信号。
当根据内部下降电压VCL产生的字线选择定时信号φx0变为高电位而设置字线W0使其处于非选择电位如地电位时，MOSFET Q25接收字线W0的低电位，将CMOS电路的输入电位向上拉，使其等于高电压VCH。由于CMOS电路的输入电位被拉高，因此MOSFET Q26可靠地截止。这种电路结构防止了在构成CMOS驱动电路的P沟道MOSFET Q26和Q27之间对应于非选择字线的直流电流的损耗。
在上述X地址译码器分成两块的地方，构成第二X地址译码器电路的单元电路UXDCR的间隔与字线的间隔一致。结果，半导体衬底上的无用空间被减小到最低限度。
在字线的最边缘和电路地电位之间接有开关MOSFET Q1至Q4。开关MOSFET Q1至Q4的栅极施加WC0至WC3，它们的相位与馈送至相应的字线W0至W3的选择信号的相位相反。这仅使对应于被选择的字线的开关MOSFET截止，而使其余的开关MOSFET导通。结果，防止了由于被选择字线的耦合电容的增大使非选择字线偶然提高到一个中间电位。
在图32中，行（X）地址缓冲器R-ADB被一个定时信号（未示出）驱动，该定时信号是由控制电路CONT（以后说明）根据从外部端子馈送的行地址选通脉冲信号RASB产生的。在其被驱动状态，行（X）地址缓冲器R-ADB得到并保持来自外部端子与行地址选通脉冲信号RASB同步的地址信号AX。同时，行（X）地址缓冲器R-ADB产生内部补偿地址信号ax，其电位根据下降的电压VCL予以变换，并将该地址信号送至第一和第二行地址译码器。内部补偿地址信号ax由一对信号构成，即对应于从外部端子输送的地址信号AX的同相信号和反相信号。
还是在图32中，列（Y）地址缓冲器C-ADB被一个定时信号（未示出）驱动，该定时信号是由控制电路CONT（以后说明）根据从外部端子馈送的列地址选通脉冲信号CASB产生的。在其被驱动状态，列（Y）地址缓冲器C-ADB得到并保持来自外部端子与列地址选通脉冲信号CASB同步的地址信号AY。同时，列（Y）地址缓冲器C-ADB产生内部补偿地址信号ay，其电位根据下降的电压VCL予以变换，并将该地址信号送至列译码器CD。内部补偿地址信号ay由一对信号构成，即对应于从外部端子输送的地址信号AY的同相信号和反相信号。在图32中，行地址缓冲器R-ADB和列地址缓冲器C-ADB由全地址缓冲器R，C-ADB代表。
列译码器CD基本由与X地址译码器相似的地址译码器电路构成。从列地址缓冲器C-ADB给出互补地址信号ay，列译码器CD对该信号进行译码，并相应地产生选择信号，该信号与数据线选择定时信号φy同步的分配给列开关CS。
列开关CW由N沟道MOSFET Q42和Q43构成，有选择地将互补位线B0T和B0B与互补公共I/O线CDT和CDB相连。MOSFET Q42和Q43的栅极被输送来自列译码器CD的选择信号。
在公共I/O线CDT和CDB之间的是构成与上述类似的预充电电路的N沟道预充电MOSFET Q44。用预充电信号PCC控制MOSFET Q44。公共I/O线CDT和CDB与主放大器MA的一对I/O节点相连，主放大器MA的电路结构与单元读出放大器USA的类似。
主放大器MA的放大输出信号经过数据输出缓冲器DOB由外部端子Dout送到外面。在读出操作模式下，由定时信号r驱动数据输出缓冲器DOB。这时被驱动的主放大器MA放大信号，并在该信号变换到对应于外部电源电压VCC的电位以后输出至外部端子Dout。在写入操作模式下，定时信号r使数据输出缓冲器DOB的输出端子Dout处于高阻状态。
公共I/O线CDT和CDB与数据输入缓冲器DIB的输出端子相连。在写入操作模式下，由定时信号w驱动数据输入缓冲器DIB。从外部端子Din得到的作为每一个写入信号的互补写入信号变换到对应于内部下降电压VCL的电位。所得信号送至公共I/O线CDT和CDB，从而数据被写入所选择的存储单元。在读出操作模式下，定时信号w使数据输入缓冲器DIB的输出处于高阻状态。
在图33中，由控制电路CONT产生与上述不同的定时信号。这些主要的定时信号分布在由控制电路CONT为操作RAM而产生的定时信号之中。更具体地说，控制电路CONT在接收到来自外部端子的地址选通脉冲信号RASB和CASB以及写入允许信号WEB时，产生各种定时脉冲。
参考符号REFC表示包括刷新地址计数器的自动刷新电路。自动刷新电路REFC以下述方式工作，但不限于此。当用于接收地址选通脉冲信号RASB和CASB的逻辑电路在使行地址选通脉冲信号RASB的电位变低之前，使列地址选通脉冲信号CASB的电位变低，自动刷新电路REFC识别刷新模式。然后，刷新电路REFC输出一个刷新地址信号ax′，它是由地址计数器电路利用行地址选通脉冲信号RASB作为其时钟信号产生的。
刷新地址信号ax′通过具有多路复用器功能的行地址缓冲器R-ADB向前传送到行地址译码器电路。结果，在刷新模式下的刷新控制电路REFC产生一个控制信号（未示出），用于变换地址缓冲器R-ADB。这通过选择对应于刷新地址信号ax′的一根字线启动一个刷新操作（RAS之前的CAS刷新）。
内部降压电路VCLG接收从外部端子馈送的例如5V的电源电压VCC，并相应地生产一个稳定的内部下降的电压VCL，大约3.3V。内部降压电路VCHG接收一个源于内部下降的稳定的电压VCL的脉冲信号，并相应地产生一个为选择字线所必需的上升的电压。衬底电压产生电路VBG当收到每个稳定的内部下降的电压VCL产生的脉冲信号时，产生一个加在衬底上的负偏压-Vbb。应该注意的是，这并没有对衬底电压产生电路VBG是如何工作的这一点进行限制。
图1是根据本发明采用读出放大器的动态RAM的芯片布局图。本例的动态RAM设计具有大约16兆位的存储量。
存储器矩阵被分成八块，每块大约2兆位。读出放大器SA位于每两块之间。总共提供了8，192个读出放大器。行译码器RD和字驱动器WD的两侧是两对块，并与读出放大器的列垂直。两列列译码器CD或一个列译码器CD和一个数据寄存器DR位于芯片的中央，并沿纵向排列。
在单个存储器矩阵块中，与读出放大器SA相连的存储单元NSA的数目为每根位线1，024。与每根字线相连的存储单元NWD的数目为2，048。
在有1，024个之多的存储单元与一根位线相连的地方，位线电容CB无规律地增大。由于电路集成度对存储单元的大小的限制，所以读出到位线的信号电平相应地降低。
构成每个读出放大器的一对MOSFET的阈值电压的偏差一般为50mV。这使得需要最小100mV的电压作为在位线上读出的信号电压。这意味着在包括常规读出放大器的地方，每根位线与最多256个存储单元相连，如图10所示。同样，每根字线与最多大约1，024个存储单元相连。结果，大部分半导体芯片（如图10中的阴影所示）被读出放大器占据。这已经成为制造尺寸较小的芯片和/或电路集成度较高的芯片的主要障碍。
相反，根据本发明的读出放大器补偿了输入偏差，即MOSFET的阈值电压的偏差。如果工作余量与它们常规的对等物相同的话，那么本发明的读出放大器使得每根位线上的信号电平可以低到50mV。这有可能使位线的寄生电容CB至少为存储单元电容CS的20倍，相比之下在常规的方案中CB/CS比等于10。
当CB/CS比等于20，位线电位等于3V时，读出信号电平由下式给出：
3（V）×1/（20+1）×1/2＝71（mV） （1）
同理，位线电位等于2.5V，信号电平大约等于60mV，位线电位等于2V，信号电平大约等于48mV，位线电位等于1.5V，信号电平大约等于36mV。可以看到，高达2.5V时读出操作也是可能的，而操作速度不会低于常规电路。
如上所述由读出放大器完成的输入偏差补偿使得能将与一根位线相连的存储单元的数目提高到1，024，并且显著地增加了与每根字线相连的存储单元的数目。结果，就大小来说，图1的半导体芯片大约为图10的常规芯片的62%，而存储量却基本相同。对图1的动态RAM而言，存储量大约为16兆位，存储单元在衬底上的占有率至少为80%，相比之下，图10的动态RAM占大约50%。
不修改图1的结构，也能制造存储量大约为32兆位的动态RAM。在这种情况下，存储单元NSA的数目不变，而NWD的数目上升到4，096。如果存储单元占有率为80%，那么可以得到存储量是图10方案两倍的动态RAM，芯片表面只比常规存储器增加大约25%。
当用常规技术制造时，64兆位或64兆位以上的大容量动态RAM将进一步减少存储单元在衬底上的占有率。在相同的设计标准下，大约64兆位、存储单元占有率为45%的常规动态RAM的芯片面积与大约128兆位、存储单元占有率为90%的本发明的动态RAM的芯片面积相同。
图11是体现本发明的另一动态RAM的部分电路图。图11的实例采用对如图2和3中的成对MOSFET的阈值电压的偏差进行补偿的读出放大器。其目的在于提高运行速度，并使相关的工作稳定。
图11画出了一个读出放大器、一对互补位线和两个存储单元，每个存储单元与一根位线相连。一方面开关MOSFET Q3和Q4接在读出放大器I/O节点BST和BSB之间，另一方面接在互补位线BT和BB。开关MOSFET Q3和Q4的栅极被馈送控制信号SC。通过P沟道电源开关MOSFET Q1和N沟道电源开关MOSFET Q2使读出放大器开始进行放大。电源开关MOSFET Q1和Q2的栅极被施加控制信号PP和PN。
应该理解的是，读出放大器具有运行预充电和辅助预充电电路所需要的所有控制和定时信号，预充电和辅助预充电电路用来补偿如图2和3中那样的成对MOSFET的阈值电压的偏差。
图12是包括在图11中的读出放大器的时序图，表示读出放大器是如何工作的。通过辅助预充电电路（未示出）进行预充电，这时控制信号SC变为高电位，即读出放大器与互补位线BT和BB相连。
当所选择的字线变为高电位时，与所选择的字线相连的存储单元的开关MOSFET导通。这使所选择的位线形成了非常低的电压，该电压对应于由积累在存储单元电容CS中的电荷和位线上的预充电电荷组成的电荷。
当上述非常小的读出信号输入至读出放大器的I/O节点BST和BSB时，控制信号SC变为低电位，使开关MOSFET Q3和Q4截止。在这种情况下，读出放大器的控制信号PP变为低电位，而信号PN变为高电位，使放大操作开始。由于读出放大器的I/O节点BST和BSB的寄生电容保持很小，所以非常小的读出信号很快地放大到高电平和低电平。
随着I/O节点BST和BSB的电位放大为高和低电位，控制信号SC变为高电位，再次连接到位线BT和BB。当具有大的寄生电容的位线BT和BB再次连接到读出放大器时，除了读出放大器的放大作用使位线BT和BB变为高和低电位以外，I/O节点BST和BSB将趋向于返回其起始状态。
上述放大过程以高速对具有小的寄生电容的I/O节点BST和BSB的电位进行放大，排除了各种不利影响。即非常小的读出信号由读出放大器进行放大，排除了各种不利因素，如位线BT和BB上的噪声，以及位线BT和BB之间的寄生电容的不平衡。
随着成对MOSFET的阈值电压的偏差得到补偿，与位线连接的数目增加了的存储单元的信号电平下降得到了补充。这保证了必要的工作余量，同时使可以与每根位线相连的存储单元的数目增至最多。
图13是体现本发明的另一动态RAM的芯片布局图。在本例中，存储器矩阵分成四块。读出放大器位于每个存储器矩阵的中央，并纵向排列。互补位线在位于中央的读出放大器的两侧，但不限于此。即互补位线不在读出放大器上折合，而是由此切割（即切割MOSFET）。
字线由位于芯片中央的行译码器RD选择，但不限于此。每根位线很长，因为它与多达2，048个存储单元相连。字线之间的小间隔增加了之间的寄生电容。出于两个目的提供了将每根字线分成四等分的三个字清除电路：防止由于耦合使非选择的字线的电位升高到相邻的被选择的字线的电位，以及使字线快速复位。
提供了总共七个字线分路区域，用于最大限度地减小字线电阻，它们将包括字清除电路的每根字线分成八等分。这些字线分路区域由四根在每个存储器矩阵块上水平延伸的线表示。
在图13的实例中，采用了特殊的方案来降低功耗。假定在正常的存储器存取操作期间，只有一个存储器矩阵被选择。该方案的作用如下：如果选择了相对于读出放大器的切割MOSFET外侧的一根字线，那么切割MOSFET导通;如果选择了切割MOSFET内侧的一根字线，那么切割MOSFET截止。这一方案使位线的寄生电容大约减小一半。结果，当读出放大器进行放大时，充放电电流相应地减小了。
为了减小刷新模式下的刷新周期的数目，需要同时选择多根字线。这使得需要运行的读出放大器的数目增加。于是，动态RAM的电流损耗由刷新模式下的电流损耗决定。在上述提供切割MOSFET的动态RAM中，刷新模式下的两个存储器矩阵的字线可以通过以下的地址分配被同时选择：
假定在图13中，同时对半导体芯片左侧的两个存储器矩阵进行刷新。在上面的存储器矩阵中，选择了相对于读出放大器的切割MOSFET外侧的一根字线，如图14（A）所示，而在下面的存储器矩阵中，选择了相对于读出放大器的切割MOSFET内侧的字线，如图14（B）所示。相反，如果在上面的存储器矩阵中，选择了切割MOSFET内侧的一根字线，那么在下面的存储器矩阵中，选择切割MOSFET外侧的字线。同样的情况也适用于在右侧的两个存储器矩阵中进行刷新。
当在上面的存储器矩阵中选择了切割MOSFET外侧的一根字线，而在下面的存储器矩阵中选择了切割MOSFET内侧的字线时，如图14（A）和14（B）所示，上面的存储器矩阵中的切割MOSFET导通，而下面的存储器矩阵中的切割MOSFET截止。这一方案将下面的存储器矩阵中的读出放大器的电流损耗几乎减小了一半。这使得刷新模式下的工作电流减小了四分之一。除了平分位线之外，切割MOSFET也可以将位线分成四等分或更多等分。当增加了数目的切割MOSFET将所选择的字线外侧的位线断开时，进一步降低了功耗。
图14（C）是表示图13的动态RAM在刷新模式下的工作状况的时序图。行地址选通脉冲信号RASB变为低电位使得进行刷新地址增值操作（RAS之前的CAS刷新）。如图14（A）和14（B）所示，上面存储器矩阵的控制信号CU保持在高电位，并且下面存储器矩阵的控制信号CL变为低电位以后，选择字线WL。这使读出放大器驱动信号（未示出）去驱动读出放大器，使其进入刷新操作，其中从所选择的存储单元读出数据，放大读出的信号，并向原来的存储单元重新写入该信号。
图15是体现本发明的另一动态RAM的电路图。在本例中，动态RAM在刷新模式下工作，以固定顺序选择存储单元。换句话说，在刷新模式下存储单元是串行存取的，而在读或写模式下存储单元是随机存取的。刷新模式的这一特点在减小读出放大器的功耗方面是非常有利的。
参看图15的实例，为了更好地理解本发明，下面将说明两个存储器块（存储器矩阵）。块1中的读出放大器的公共源极线PS1和NS1与P沟道和N沟道电源开关MOSFET相连，它们受控制信号PP1和PN1的控制。类似地，块2中的读出放大器的公共源极线PS2和NS2与P沟道和N沟道电源开关MOSFET相连，它们受控制信号PP2和PN2的控制。
为了说明方便起见，读出放大器用CMOS锁存器电路代表。在图15的实例中，主要在两种情况下出现信号电平下降：当大量的存储单元与位线连接而使位线上的信号电平降低时，以及当减小位线的高电平电压（将在下面说明）即读出放大器的工作电压而使位线上的信号电平降低时。这需要有这样一种功能来补偿成对MOSFET的阈值电压的偏差，如同前面实例中所说明的那样。
公共源极线PS1、NS1、PS2和NS2接有与提供给存储器矩阵的互补位线BLT和BLB类似的预充电电路。这些预充电电路被输送半预充电电压VCC/2，以及对应于块1和2的预充电信号PC1和PC2。
在图15的两个存储器块的实例中，P沟道开关MOSFET QP接在公共源极线PS1和PS2之间，而N沟道开关MOSFET QN接在公共源极线NS1和NS2之间。这些开关MOSFET QP和QN的栅极被馈送控制信号SCPB和SCPT，它们是根据地址信号从刷新控制电路产生的。
图16是表示图15的动态RAM在刷新模式下工作状态的时序图。当在行地址选通脉冲信号RASB之前列地址选通脉冲信号CASB变为低电位时，进入刷新模式（CBR刷新模式）。
信号RASB变为低电位使地址增值操作开始。在对块1进行刷新之前，预充电信号PC1变为低电位，使预充电电路的MOSFET截止。这使块1中的存储器矩阵的互补位线BLT和BLB以及读出放大器的公共源极线PS1和PN1处于高阻状态。
当通过对应于块1的X译码器XDEC和字线驱动器DRIV选择了一根字线WL时，数据从被选择的存储单元读出，到达位线BLT和BLB。信号PP1和PN1驱动对应于块1的读出放大器。接下来放大在互补位线BLT和BLB之间读出的非常小的信号，并将该信号放大到高和低的电位。
当位线BLT和BLB的高和低的电位被重新写入时，刷新存储单元，已经从中读出了数据，并且它的电荷因此而丢失。通过读出放大器的放大作用对读出信号进行了放大，得到了高和低的电位。
块1的刷新操作完成以后，预充电信号PC保持低电位。当信号RASB复位成高电位然后又再次变为低电位时，进行地址增值操作。这使得在块2取代块1被刷新之前，块2的预充电信号PC2变为低电位。结果，块2中的存储器矩阵的互补位线BLT和BLB以及读出放大器的公共源极线PS2和PN2处于高阻状态。
当通过对应于块2的X译码器XDEC和字线驱动器DRIV选择了一根字线WL时，数据从被选择的存储单元读出，到达位线BLT和BLB。在对应于块1的读出放大器被信号PP1和PN1驱动之前，控制信号SCPB变为低电位，而SCPT变为高电位，使开关MOSFET QP和QN导通。这接下来使公共源极线PS1和PS2以及NS1和NS2短路。
由于前面的刷新操作，公共源极线PS1和NS1已经处于高阻状态，同时高和低电位保持不变。于是上述短路状态使工作电流流入块2的读出放大器，由此实现初始放大。这之后，信号SCPB变为高电位，而SCPT变为低电位，使开关MOSFET QP和QN截止。信号PP2和PN2驱动对应于块2的读出放大器。这最终使通过上述放大作用而已经升高到中间电位的位线的电位变成高和低电位。
块2的刷新操作完成以后，预充电信号PC2保持低电位。当信号RASB复位成高电位然后又再次变为低电位时，进行地址增值操作。这使得在块1取代块2被刷新之前，块1的预充电信号PC2暂时变为高电位，对与位线BLB和BLT互补的公共源极线PS1和NS1进行一半预充电。当预充电完成时，信号PC1变为低电位。结果，块1中的存储器矩阵的互补位线BLT和BLB以及读出放大器的公共源极线PS2和PN2处于高阻状态，由此保持预充电电位。预充电操作使通过连接公共源极线PS2和NS2产生的中间高和低电位短路，这形成半预充电电压，如VCC/2。
当通过对应于块1的X译码器XDEC和字线驱动器DRIV选择了一根字线WL时，数据从被选择的存储单元读出，到达位线BLT和BLB。在对应于块1的读出放大器被信号PP1和PN1驱动之前，控制信号SCPB变为低电位，而SCPT变为高电位，使开关MOSFET QP和QN导通。这使公共源极线PS1和PS2以及NS1和NS2短路。
由于前面的块2的刷新操作，公共源极线PS2和NS2已经处于高阻状态，同时高和低电位保持不变。上述短路状态使工作电流流入块1的读出放大器，由此实现初始放大。这之后，信号SCPB变为高电位，而SCPT变为低电位，使开关MOSFET QP和QN截止。信号PP1和PN1驱动对应于块2的读出放大器。这最终使通过上述放大作用而已经升高到中间电位的位线的电位变成高和低电位。
以相同的方式，块1和2交替地刷新。除了刷新周期的第一地址以外，每个地址利用积累在读出放大器的公共源极线上的电荷对应于被刷新的前一个地址而被刷新，该电荷作为读出放大器的放大电流一部分。这一方案将读出放大器的电流损耗大约减小了一半。
在本例中，两个存储器块交替被刷新。然而这不是对本发明的限制。另外，如图13所示，存储器矩阵被分成四部分，在这四个存储器矩阵块之间可以以循环方式对地址进行刷新，并且可以相应地连接公共源极线。在这种情况下，可以得到更多的电荷（即更大的电流）用于将要被刷新的读出放大器的初始放大。这进一步减小了读出放大器中的电流。
作为另一方案，可以将图13和15的实例结合起来使用。在图13中的四个存储器矩阵块中，根据图13的方案，上和下存储器矩阵块对被刷新;根据图15的方案，右和左存储器矩阵块对被刷新。即当左侧的两个存储器矩阵块被同时刷新时，在位线切割MOSFET的控制下，减小了刷新电流;当右侧的两个存储器矩阵块被刷新时，左侧读出放大器的公共源极线的电荷被用作右侧读出放大器的工作电流，右侧的读出放大器将通过短路公共源极线开始进行放大。这时，位线电容被两个右侧存储器矩阵块中的一个的切割MOSFET减小一半。
再回到左侧的两个存储器矩阵块中，位线电容被切割MOSFET减小一半，并且右侧读出放大器的公共源极线的电荷被用作左侧读出放大器的工作电流，左侧的读出放大器将通过短路公共源极线开始进行放大。这之后，重复同样的过程，因此刷新电流急剧减小。
图17是体现本发明的另一动态RAM的简略框图。在图17的实例中，包括在存储器矩阵中的读出放大器对如图2那样的成对MOSFET的阈值电压的偏差进行补偿。这些读出放大器的灵敏度很高，仅需要很低的信号电平就能工作。在图17的方案中，读出放大器的这一特点在实现大容量存储和减小相关的功耗方面是非常有利的。
当施加到位电位的高电位象2.5V那样低时，存储在电容器中的电荷相应地减少，这又降低了读出信号的电平。然而，从功耗的观点来看这种现象是有利的，因为位电位的信号幅度的减小导致了充放电电流的下降。其结果降低了功耗。
在图17的实例中，动态RAM被分成两个主要部分：存储器矩阵和包括地址选择电路的外电路。从外部来的电源电压VCC未加改变地送至外电路，而存储器矩阵被馈送电源电压VDL，这是利用降压电路将原来的电源电压降低后得到的。例如，如果从外部端子VCCE输送的电源电压VCC为5V，那么存储器矩阵采用的降低了的电压VDL为3V或2.5V。如果从外部端子VCCE输送的电源电压VCC低到3V，那么存储器矩阵采用的降低了的电压VDL为2V到1.5V。
图18是包括在图17中的降压电路的特性图。当从外部输送的电源电压VCCE等于或高于预定电压时，降压电路提供一个恒定的电压。当电源电压VCCE升高，仍旧高于一定的值时，降低的电压也相应地升高。正是在上述得到的恒定电压范围内才为存储器矩阵建立了正常的工作区。
使降低的电压VDL上升以便跟上增大的电源电压VCCE是有其理由的，那就是降低的电压VDL的升高对应于老化或预烧试验，以便对存储器矩阵加载，找出最开始的不合格产品。
图19是包括在图17中的降压电路的典型电路图。图中电压VREF作为基准电压，它是作为两个P沟道MOSFET a和b的阈值电压之差输出的。不管电源电压VCCE如何波动，基准电压VREF都基本保持恒定。
电压VL是通过用放大器电路对基准电压VREF放大一个预定的系数后得到的基准电压，所得到的基准电压对应于要求的矩阵电压。保险丝装置F1至F4用来将基准电压VL保持在所要求的幅度上，即使当由于过程引起的偏差使基准电压VREF发生变化时。该电路中还装有微调电路，用来熔断任何保险丝装置F1至F4，以便控制放大系数。
当电源电压VCCE升高到预定电压之上时，即当提供一个用于预烧试验目的的加载电压时，基准电压VRFBI相对于电源电压VCCE从P沟道MOSFET的阈值电压VTH下降四级以后，便被输出。当电压VRFBI高于通过放大器电路被放大一个预定的系数后得到的电压VL时，电压VL自动地被紧跟电压VRFBI的加载电压所代替。
电压VDL是由阻抗变换缓冲器输出的，该缓冲器通过参照电压VL提供一个等于电压VL的低阻抗电源。为了降低功耗，阻抗变换缓冲器包括一个工作阻抗变换缓冲器和一个备用阻抗变换缓冲器。工作阻抗变换缓冲器由信号LD控制，而备用阻抗变换缓冲器由信号LS控制。
当信号RASB变为低电位接收到高电位的信号R3时，信号LD变为高电位。信号LD变为高电位驱动工作阻抗变换缓冲器。在信号RASB变为高电位的备用状态，由于信号R3和R3D变为低电位以及信号SA变为高电位，工作阻抗变换缓冲器停止工作，由此降低了功耗。
信号LS是一个专用试验模式信号，当信号VE处于低电位时，LS以正常模式保持在高电位。在信号LS处于高电位时，它使备用阻抗变换缓冲器工作。在试验模式下信号VE变为高电位，信号LS变为低电位，使备用阻抗变换缓冲器停止工作。同时，信号VEH变为高电位，使由箭头c表示的P沟道MOSFET导通。这使得内部降低的电压VDL直接与电源电压VCCE相连。该试验模式也是这样一种模式，其中存储器矩阵的电源电压VDL等于外电路的电源电压VCCE。
信号SA和信号SB是用以下两个信号产生的：信号INT，它是当检测到电源接通后的一段预定时间内的电源电压VCCE时变为高电位的，以及信号WKB，它是当检测到衬底电位时变为高电位的。信号SA和SB作为初始信号使电压VDL缓冲器（即阻抗变换缓冲器）在施加电源时进入工作状态，由此充电到存储器矩阵工作所需的电位。
图20是体现本发明的另一动态RAM的完整框图。在图20的实例中，为了获得更高的电路集成度和更低的功耗，与位线和字线相连的存储单元的数目增加了。此外，存储器矩阵的工作电压以所述方式降低了。这需要分配更多的时间，以用于选择存储单元和在位线上读出数据（即需要更长的存取时间）。
为了大大缩短存取时间，图20的实例采用了所谓的页内串行存取模式。在该模式中，接收控制信号RASB、CASB、WEB和OEB的时钟信号发生电路CLG输出一个行地址缓冲器控制信号XL、一个列地址缓冲器控制信号YL、一个读出放大器驱动信号SE、一个读/写控制信号RW、一个数据输入缓冲器控制信号DL和一个数据输出缓冲器控制信号DOE。
当信号RASB处于低电位时在页内串行存取模式下，信号CASB每触发一次就产生一个串行时钟信号CK。但并不限于此。这样产生的串行时钟信号CK串行计数器SC增值，该计数器是由列地址缓冲器CADB的输出初始化的。因为在串行存取期间不需要从外部输入地址，所以这一工作模式允许高速存取。
在图20中，参考字符RADB代表行地址缓冲器，CADB代表列地址缓冲器，MA代表存储器矩阵，SA代表读出放大器，CD代表列译码器，RD代表行译码器，WD代表字驱动器，MA代表主放大器，DOB代表数据输出缓冲器，DIB代表数据输入缓冲器，以及WA代表写入放大器。
图21是体现本发明的另一动态RAM的完整框图。图21的实例是图20的实例的变形，它包括接在列译码器CD和存储器矩阵MA之间的数据寄存器DR。数据寄存器DR接收由读出放大器SA放大的一页数据（数据的一字行）。
提供数据寄存器DR需要去掉串行计数器SC。由信号SE启动的读出放大器SA的放大操作之后，产生数据传输信号DT，该信号使一页数据传输到数据寄存器RD中。接下来以高速进行页内存取，数据寄存器DR用作高速缓冲存储器。如果数据寄存器DR具有移位寄存器的功能，那么采用信号CASB每触发一次就产生的串行时钟信号CK可以进行高速串行存取。
图22是采用根据本发明的动态RAM的存储器的简略框图。在与前面实例中16兆位动态RAM相同的设计规则下，本发明的动态RAM的电路集成度大约是以前的两倍（芯片面积增加大约25%）。这提供了存储量大约为32兆位的动态RAM。
图22的实例包括由ECC（误差校正代码）芯片和20个动态RAM组成的存储器卡。如果存储器卡的大小相同，那么本例的存储量为16兆位动态RAM的两倍。
采用ECC芯片使得能够使用潜在的有故障的芯片，这降低了成本。这种电路结构对由α射线引起的软错误有足够的防范能力。
图23是以图22所示存储器卡形式的动态RAM结构的侧视图。每一个的存储量大约为32兆位的动态RAM包括在TSOP包中，并装在衬底的两侧，以便得到很高的电路集成度。
图24是根据本发明的另一动态RAM结构的侧视图。该例包括两个动态RAM半导体芯片，每个的存储量大约为32兆位，它们用LOC技术面对面地装在SOJ包中。这样形成的动态RAM电路其中动态RAM的存储量大约为64兆位，设计规则是设计16兆位RAM时所用的。
图25是根据本发明的动态RAM中的存储单元的器件结构侧视图。在图25中，参考号46代表由多晶硅层构成的字线;48代表构成电容器CS的积累电极;54代表作为电容器CS介质的绝缘膜;49代表施加前面提到过的板极电压VPL的板极电极;50代表由polycide构成的位线;以及52代表构成字线分路的铝层。
存储单元装入一叠层结构中。绝缘膜54通常由SiO2或Si3N4构成。另外，绝缘膜54也可以是由Ta2O3构成的增强的介质膜，以便提高电容器CS的电容量。采用截止膜的目的是提高读出电压，该电压在位线电容CB增加的情况下将有相对下降的趋势;当电容器CS的尺寸减小或为了更高的电路集成度有大量的存储单元与每根位线相连时，位线电容CB增加。如果用增强的介质膜作为绝缘膜，就简化了存储单元的结构。
使放大器MOSFET Q4和Q5基于电容耦合开始工作的电容器与构成存储单元部分的电容器CS具有相同的结构，但不限于此。在这种情况下，放大器MOSFET Q4和Q5可以采取与用于地址选择的构成存储单元部分的MOSFET QM相同的结构。为了提高放大增益，放大器MOSFET Q4和Q5可以做得比存储单元大。
如上所述，与存储单元的结构相同的MOSFET QM和电容器CS用来构成放大器MOSFET Q4和接在源极的电容器。于是简单地增加对应于电源开关的一个MOSFET或分离MOSFET Q8使得有可能比较容易地按照位线的间隔装入读出放大器。在这种情况下，如果用增强的介质膜构成电容器，那么就能得到大的电容量。这本身又使读出放大器的耦合电容产生大的放大信号。
体现本发明的上述动态RAM的主要优点如下：
（1）通过采用补偿成对MOSFET的特性偏差的读出放大器，实现了电路的高集成度，位线的寄生电容至少是存储单元的电容的20倍。
（2）通过新颖的结构降低了功耗，其中与读出放大器相连的位线被开关MOSFET平分。当两个存储器矩阵的一个中选择相对于开关MOSFET的读出放大器外面与位线交叉的字线时，在另一个存储器矩阵中就选择在相对于开关MOSFET的读出放大器一侧与位线交叉的字线。这种电路结构降低了功耗。
（3）通过采用另一方案进一步降低了功耗，其中多个存储器矩阵构成一个存储器矩阵组。电路中有互连公共源极线的开关MOSFET，读出放大器与公共源极线相连。在每组多个存储器矩阵中，刷新模式下每次选择一根字线。在此模式下，互连公共源极线的开关MOSFET导通，使每个读出放大器开始放大。随着开关MOSFET截止，所给读出放大器的电源开关MOSFET导通，使其进行放大。这种电路结构也降低了功耗。（4）如果根据不改变的16兆位动态RAM的设计规则利用以上（1）中所述的特征，就能得到存储量大约为32兆位的动态RAM。
（5）以如下方式获得高灵敏度的读出放大器：在构成一个CMOS读出放大器的两种不同导电类型的两个放大器MOSFET之间形成一个时间延迟。延迟时间不仅反映在读出放大器的输入偏差中，而且也反映在先起作用的MOSFET的阈值电压偏差中。在读出放大器的栅极和输入端之间接有第一和第二开关MOSFET，在第一起作用的MOSFET的栅极和公共源极侧之间接有第三和第四开关MOSFET。第一和第二开关MOSFET截止，而第三和第四开关MOSFET导通，向第一起作用的放大器MOSFET的公共源极侧施加预充电电压。预充电电压是工作电压的一半与第一和第二起作用的放大器MOSFET的阈值电压之和。以该方式对位线进行预充电。然后，第三和第四开关MOSFET截止，而第一和第二开关MOSFET导通，并且两个输入端中的一个被加上一个相对于预充电电压来说非常低的电位。这驱动第一起作用的放大器MOSFET进行放大。然后，驱动构成CMOS读出放大器部分的另一导电类型的第二起作用的放大器MOSFET。以这种方式补偿读出放大器的偏差，因此放大器将具有更高的灵敏度。
（6）还以如下方式获得高灵敏度的读出放大器：在构成一个CMOS读出放大器的两种不同导电类型的两个放大器MOSFET之间形成一个时间延迟。延迟时间不仅反映在读出放大器的输入偏差中，而且也反映在先起作用的MOSFET的阈值电压偏差中。在位线之间接有开关MOSFET。在第一起作用的放大器MOSFET基于电容耦合的初始放大期间，通过开关MOSFET使位线与读出放大器断开。这使得用小电容就能实现基于电容耦合的放大操作，由此补偿了读出放大器的偏差。最终的放大器具有很高的灵敏度。
（7）采用如上所述的输入偏差得到补偿的读出放大器减小了芯片尺寸。当采用这种读出放大器时，与每根位线相连的存储单元的数目增加了，因此显著地提高了半导体芯片中存储器的占有率。于是，对单位存储量而言半导体芯片的尺寸减小了。
（8）本发明的动态RAM能进行高速写入和读出操作。采用如上所述的输入偏差得到补偿的读出放大器使动态RAM大大提高了在位线上读出的信号电平。信号电平越高，对动态RAM的存取就越快。
图26是用于计算机系统的包括根据本发明的动态RAM的存储器板的部分略图。存储器板包括多个存储器模块。每个存储器模块包括多个封装的本发明的DRAM。这些DRAM与存储器模件的引线相连。
存储器模件的连接部分将本发明的DRAM与计算机系统的地址或数据总线相连。存储器模件的连接是通过将存储器模件的连接部分插入计算机系统的存储器安装部分中的存储器板的槽实现的。计算机系统等的存储容量是由安装在存储器板上的DRAM，即包括在存储器模件中的DRAM的数目决定的。
图27是包括根据本发明的动态RAM的DRAM系统的部分略图。该系统包括由上述本发明的DRAM构成的DRAM IC矩阵、CPU（中央处理机）和将部件与CPU相连的接口电路I/F。
下面说明在DRAM系统和CPU之间进行交换的I/O信号。由CPU产生的地址信号A0-Ak用来选择DRAM中的地址。刷新指令信号REFGRNT是控制信号，它使存储在DRAM中的数据被刷新。写允许信号WEB是控制信号，它使数据写入DRAM和从中读出。存储器开始信号MS产生时开始在DRAM上进行存储操作。I/O数据D1-DB在CPU和DRAM之间的数据总线上进行交换。刷新请求信号REFREQ是控制信号，它请求对存储在DRAM中的数据进行刷新。
在接口电路I/F中，行地址接收器RAR接收源于CPU发出的地址信号A0-k的地址信号部分A0-Ai，并将接收的地址信号部分转换成一个地址信号，其时序是根据本发明的DRAM的工作进行编排的。列地址接收器CAR接收源于地址信号A0-Ak的地址信号部分Ai+1至Aj，并将接收的地址信号部分转换成一个地址信号，其时序也是根据本发明的DRAM的工作进行装配的。地址接收器ADR接收源于地址信号A0-Ak的地址信号部分Ai+1至Ak，并将接收的地址信号部分转换成一个地址信号，其时序也是根据本发明的DRAM的运行进行装配的。
译码器DCR输出一个芯片选择控制信号（CS1-CSm），用于选择本发明的DRAM芯片。RAS控制电路RAS-CONT根据本发明DRAM的工作装配的时序输出一个芯片选择信号和一个行地址接收信号。地址多路转接器ADMPX根据时间序列将地址信号部分A0-Ai和Ai+1至Aj进行多路转接，以便输出到DRAM。数据总线驱动器DBD接收写允许信号WEB，并在CPU和DRAM之间相应地变换数据输入和输出。另一控制电路CONT输出信号，以控制地址多路转接器ADMPX、RAS控制电路RAS-CONT、数据总线驱动器DBD和DRAM。
地址信号在DRAM系统中是这样工作的：由CPU输出的地址信号A0-Ak首先在内部被分成两个功能部分，A0-Aj和Aj+1至Ak。地址信号部分A0-Aj用作对构成本发明的每个DRAM芯片的存储器矩阵的行和列进行寻址的地址信号。地址信号部分A0-Ai用来选择DRAM IC芯片矩阵中的一行，而地址信号部分Ai+1至Aj用来选择同一IC芯片矩阵中的一列。
DRAM系统中的电路是这样工作的：地址信号部分A0-Ai和Ak+1至Aj分别通过行地址接收器RAR和列地址接收器CAR被送至地址多路转接器ADMPX。当信号RASbB达到一预定电平时，地址多路转接器ADMPX产生行地址信号部分A0-Ai，输出至DRAM的地址端子。这时，列地址信号部分Ai+1至Aj被阻止从地址多路转接器ADMPX中送出。
当信号RASbB电位反相时，地址多路转接器ADMPX发出列地址信号部分Ai+1至Aj，以便输出到地址端子。这时，行地址信号部分A0-Ai被阻止离开地址多路转接器ADMPX。
以这种方式，地址信号部分A0-Ai和Ai+1至Aj根据时间序列被施加到DRAM的地址端子。芯片选择信号Aj+1至Ak由译码器DCR译码，主要用来选择DRAM芯片。然后经译码的芯片选择信号被转换成芯片选择控制信号CS1-CSm，并用作芯片选择信号和行地址接收信号。
DRAM芯片给定行的地址以如下方式设定：行地址信号部分A0-Ai被施加到所有DRAM IC芯片的所有地址端子。假定当信号RAS1B至RASmB中的一个信号（例如RAS1B）达到一预定电平时，则选择上部的所有B个IC。这种情况下，在信号RAS1B送至IC芯片（IC11、IC12、……IC1B）中存储器矩阵的行地址之前，施加行地址部分A0-Ai。在信号RAS1B之前施加行地址部分A0-Ai，因为如果信号次序颠倒，则除行地址信号外的信号将会无意中被接收。
然后，将列地址信号部分Ai+1至Aj施加到所有的DRAM芯片的所有地址端子。当相对于信号RAS1B有一延迟的信号CASB达到预定电平时，列地址信号部分Ai+1至Aj被输入至上部的B个IC芯片中的存储器矩阵的列地址。出于上述同样的理由，在信号CASB之前输入列地址信号部分Ai+1至Aj。信号CASB用来表示是设置了行地址信号部分A0-Aj，还是设置了列地址信号部分Ai+1至Aj。
将上述信号的工作过程结合在一起，以确定本发明DRAM上部的B个芯片中的地址。除上部的B个芯片外的DRAM IC不被选择，因为信号RAS2B-RASmB的电平与信号RAS1B相反。
下面说明数据是如何写入上述确定的地址以及从中读出的。数据写操作或数据读操作都是由信号WEB电平的高或低来决定的。当信号WEB电位保持在预定电平时，进行数据写操作。将来自CPU的数据DI1-DIB写入建立起来的地址。
当信号WEB处于相反电平时，进行数据读操作，从已经写入数据的地址中输出B位数据Do1-DoB。控制电路CONT从CPU中接收命令信号如REFGRNT、WEB和MS，并输出信号CASB、RASaB、RASbB和WEB。这样输出的控制信号以下述方式工作：信号CASB用来表示向每个DRAM芯片是发送了行地址信号部分A0-Ai，还是发送了列地址信号部分Ai+1至Aj。信号CASB还用来使IC芯片列地址信号被接收。
信号RASaB使信号CS1-CSm在适当的时间被送至DRAM的IC芯片矩阵中。信号WEB用来确定数据是写入DRAM IC芯片中的给定存储器单元，还是从中读出。信号RASbB是开关定时信号，它使地址多路转接器ADMPX将行地址信号部分A0-Ai和列地址信号部分Ai+1至Aj转换成经多路转换的时间序列信号。在信号RASbB的电位变换以后，输出信号RASaB，因此行地址信号部分A0-Ai从地址多路转接器ADMPX输出，然后有选择地提供一个RASB信号（SASB1-SASBm）。
下面将说明信号WEB和数据总线驱动器DBD之间的关系。信号WEB由控制电路CONT输出，并施加到DRAM和数据总线驱动器DBD。当信号WEB处于高电位时，选择读出模式。在这种模式下，数据从DRAM中输出，并经数据总线驱动器DBD送至CPU。这时，信号WEB阻止输入数据输入进DRAM。当信号WEB处于低电位时，选择写入模式。在写入模式下，CPU通过数据总线驱动器DBD向DRAM的数据输入端施加输入数据，因此数据将被写入指定的地址。在这种情况下，信号WEB阻止DRAM的输出数据从数据总线驱动器DBD输出。
图28是包括根据本发明的动态RAM的计算机系统的部分略图。该计算机系统包括总线、CPU（中央处理机）、外电路控制器、DRAM、DRAM控制器、作为备份存储器的SRAM、备份奇偶块、备份奇偶控制器、程序存储ROM以及显示块。
外电路控制器与外部存储器和键盘KB相连。显示块包括视频RAM（VRAM）。显示块与作为输出设备的显示单元相连，显示存储在VRAM中的信息。电源块为计算机系统内的电路提供电源。CPU产生控制信号，用来根据各自的工作时序控制各个存储器。虽然本例显示了将本发明用于作为主存储器的DRAM，但是如果显示块的VRAM是一个多端口VRAM，那么本发明也可以用于VRAM的随机存取块。
图29是包括作为主存储器的本发明的动态RAM的个人计算机系统的外观。计算机系统包括软盘驱动器FDD、由作为主存储器的DRAM构成的文件存储器FILEM、以及由电池支持的SRAM。输入块包括键盘KB和显示单元DP。软盘FD插入软盘驱动器FDD中。当这些部件就位时，系统作为桌面型个人计算机运行，它在软盘FD（用作软件）和文件存储器FILEM（用作硬件）中存储信息。虽然图29的实例将本发明用于桌面型个人计算机，但是本发明也可以用于笔记本式个人计算机。此外，作为辅助功能的软盘驱动器不对本发明构成限制。
图30是包括作为主存储器的本发明的动态RAM的个人计算机系统的功能块图。该个人计算机包括作为数据处理器的CPU（中央处理机）、装入系统的I/O总线、总线单元、用于对诸如主存储器和扩展存储器的高速存储器进行存取的存储器控制单元、作为主存储器的DRAM、存储基本控制程序的ROM、以及连有键盘的键盘控制器KBDC。
显示适配器与I/O总线相连。显示电源与显示适配器相连。I/O总线还和并行口接口、软盘驱动器FDD、以及HDD缓冲器控制器相连，硬盘驱动器HDD连到HDD缓冲器控制器上。
扩展RAM以及作为主存储器的DRAM通过总线连到存储器控制单元。该个人计算机系统按以下方式工作：当接通电源系统开始工作时，CPU先通过I/O总线访问ROM，以便进行初始诊断和初始化。然后从辅助存储器中向作为主存储器的DRAM装入系统程序。
CPU通过I/O总线访问HDD控制器。系统程序装入后，CPU根据用户的请求执行处理。用户通过使用键盘控制器KBDC和显示适配器继续进行I/O操作。当需要时，可以使用与并行和串行口的接口相连的I/O设备。如果作为系统主存储器的DRAM不能提供足够的存储量，那么可以用扩充RAM来补充。硬盘驱动器HDD可以被基于快速存储器的快速文件存储器所代替。根据本发明的DRAM并不限于用作主存储器;它也可以作为扩充RAM或辅助存储器。
当本发明的DRAM装入诸如上述的一种信息处理系统中时，由于DRAM所具有各种特征可以使系统的体积减小、性能提高，其特征为：电路的集成度高，存储器容量大，运行速度快，以及功耗低。
虽然以上描述包括了许多细节，但它们不应看作是对本发明的范围的限制，而仅仅是作为本发明的最佳实施例提出的。例如，如果需要可以改变动态RAM的结构。这是可能的，因为读出放大器的数目和与位线连接的存储单元的数目可以根据读出放大器的性能和电容器的电容量加以改变。此外，可以用各种方式实现补偿读出放大器中成对MOSFET的阈值电压偏差的电路。
本发明主要用于DRAM和包括DRAM的信息处理系统。当建立起上述DRAM的基本结构时，其外电路可以以各种形式安排。输入和输出电路位于芯片的中央，并用LOC技术连接。
除了上述大容量存储器的DRAM以外，本发明还可以用于各种半导体集成电路器件，这些器件是由大规模逻辑门电路和存储器电路的不同组合形成的。虽然以上对本发明的描述主要集中在大容量存储器DRAM上（这恰恰是本发明人的专长），但是本发明不限于DRAM。本发明还可以用于其它存储器电路，例如需要高灵敏度读出放大器的ROM。
为了概括已经说明的内容，现将本发明的主要优点陈述如下：通过采用对成对MOSFET的特性偏差进行补偿的读出放大器，实现了电路的高集成度，位线的寄生电容至少是存储单元的电容的20倍。
通过新颖的结构降低了功耗，其中与读出放大器相连的位线被开关MOSFET平分。当两个存储器矩阵的一个中选择相对于开关MOSFET读出放大器外面与位线交叉的字线时，在另一个存储器矩阵中就选择在相对于开关MOSFET读出放大器一侧与位线交叉的字线。这种电路结构降低了功耗。
通过采用另一方案进一步降低了功耗，其中多个存储器矩阵构成一个存储器矩阵组。电路中有互连公共源极线的开关MOSFET，读出放大器与公共源极线相连。在每组多个存储器矩阵中，刷新模式下每次选择一根字线。在此模式下，互连公共源极线的开关MOSFET导通，使每个读出放大器开始放大。随着开关MOSFET截止，所给读出放大器的电源开关MOSFET导通，使其进行放大。这种电路结构也降低了功耗。
当信息处理系统采用上述类型的动态RAM作为存储器时，其性能显著地提高了，而体积却下降了。
此外，以如下方式获得高灵敏度的读出放大器：在构成一个CMOS读出放大器的两种不同导电类型的两个放大器MOSFET之间形成一个时间延迟。延迟时间不仅反映在读出放大器的输入偏差中，而且也反映在先起作用的MOSFET的阈值电压偏差中。在读出放大器的栅极和输入端之间接有第一和第二开关MOSFET，在第一起作用的MOSFET的栅极和公共源极侧之间接有第三和第四开关MOSFET。第一和第二开关MOSFET截止，而第三和第四开关MOSFET导通，向第一起作用的放大器MOSFET的公共源极侧施加预充电电压。预充电电压是工作电压的一半与第一和第二起作用的放大器MOSFET的阈值电压之和。以该方式对位线进行预充电。然后，第三和第四开关MOSFET截止，而第一和第二开关MOSFET导通，并且两个输入端中的一个被加上一个相对于预充电电压来说非常低的电位。这驱动第一起作用的放大器MOSFET进行放大。然后，驱动构成CMOS读出放大器部分的另一导电类型的第二起作用的放大器MOSFET。以这种方式补偿读出放大器的偏差，因此放大器将具有更高的灵敏度。
还以如下方式获得高灵敏度的读出放大器：在构成一个CMOS读出放大器的两种不同导电类型的两个放大器MOSFET之间形成一个时间延迟。延迟时间不仅反映在读出放大器的输入偏差中，而且也反映在先起作用的MOSFET的阈值电压偏差中。在位线之间接有开关MOSFET。在第一起作用的放大器MOSFET基于电容耦合的初始放大期间，通过开关MOSFET使位线与读出放大器断开。这使得用小电容就能实现基于电容耦合的放大操作，由此补偿了读出放大器的偏差。最终的放大器具有很高的灵敏度。