本发明属于电通信领域，特别涉及数字通信的多路复用技术。 目前，数字通信正向着大容量方向发展，国际电报电话咨询委员会（CCITT）提出的同步数字系列（SDH）已为全世界所接受。在SDH中，采用了两类码速调整技术：正码速调整和正/零/负码速调整。但跟准同步系列码速调整的不同之处是SDH的调整帧是按码字构成的，每码字由8个比特构成。有的码字是由固定填充比特，调整控制比特和服务比特等非信息比特构成，称其为附加开销码字。有的码字是由固定信息比特构成，称其为固定信息码字。有的码字含正调整比特，称其为正调整码字。有的码字含负调整比特，称其为负调整码字。二者又统称为调整码字。调整码字有的还含固定信息比特和其他比特。如C-4中的调整码字是正调整码字，含1个正调整比特1个固定填充比特和6个固定信息比特。C-12含1个正调整码字和1个负调整码字，正调整码字含1个正调整比特和7个固定信息比特，而负调整码字含1个负调整比特和7个附加开销比特在无负调整要求时，负调整码字不含信息比特。固定信息码字和含信息比特的调整码字统称为信息码字。不含信息比特的码字称为非信息码字，包括附加开销码字和不含信息比特的负调整码字。
码速调整过程分为码流调整过程和时钟调整过程。码流调整过程又分为发送端的码流变换过程和接收端的码流恢复过程，二者实际上是反变换过程。常规地码流调整方法是采用串行逻辑，按比特工作的。其发送端的码流变换方法是：串行输入的信息码流被逐比特读出，再插入附加开销比特，构成码速调整后的码流，以后称已调码流完成码流，变换。其实现框图见图1（a）所示。输入信码（11）在输入信息时钟（12）驱动下写入弹性存储器。码速调整时钟（13）在读时钟产生电路中被扣除非信息位脉冲，形成读时钟（14）。用读时钟（14）从弹性存储器中读出信码（15），再与其他附加开销比特（16）合路，产生已调码流（17），完成码流变换。可见，码流变换是采用弹性存储器一次完成的。其接收端的码流恢复方法如图1（b）所示：已调码流（21）中的信息比特在写时钟的驱动下被串行写入收端的弹性存储器，然后再用恢复的均匀信息时钟（24）逐比特读出，恢复出均匀的串行信息码流（25），完成码流恢复。写时钟产生电路扣除输入的接收时钟（22）中的非信息位脉冲，产生写时钟（23）。可见，码流恢复也是采用弹性存储器一次完成的。由于常规的码流调整电路是串行工作的，其工作速度等于已调码流的速率;又由于它是按比特工作的因而所用的弹性存储器只能按比特组织起来，一般用触发器来实现。
同步数字系列的C-4接口，码流速率为140M/s至155Mb/s，普通的CMOS专用集成电路很难工作到这个速率;又由于同步数字系列中采用了大量的附加开销比特，造成弹性存储器的规模非常大，实现的代价很高。
澳大利亚专利AU-A-64538/90，提出采用顺序并行写入，选择读出的弹性存储方法实现码流变换和码流恢复，降低了器件的工作速度，由于调整码字中有效信息比特少于码字长度，这样造成读出的码字的信息比特由不同的写入码字中的信息比特组成，使得弹性存储器只能按比特来组织，其规模没有减小。即是说这种方法降低了器件工作速度，但没有解决弹性存储器规模太大的问题。图2示出了使用这种方法时弹性存储器内的读写过程。写入过程按码字进行。码字Di写入弹性存储器的比特0至比特7，码字Di+1写入弹性存储器的比特8至比特15，码字Di+2写入弹性存储器的比特16至23。读出时，Z是调整码字，其末尾两位为非信息码位。Wi、Wi+1和Wi+2为固定信息码字。由图2可见，读出固定信息码字时，隔一个码字读出下一码字，但读出调整码字Z时，只能隔6位读出下一码字。这样，弹性存储器只能按比特工作，不能按写入的码字来操作。
本发明的目的是克服已有的码速调整方法工作速率高，要求电路规模大，器件成本高等不足之处，提出一种新的码流二次变换方法，包括发送端的码流变换方法和接收端的码流恢复方法，以及采用该方法的发送端装置与接收端装置。实现降低工作速率、减小电路规模，易于采用普通的CMOS专用集成电路构成同步数字系列中码速调整装置等诸多优点。
本发明提出的发送端的码流变换采用二次变换方法，其特征在于包括以下步骤：
（1）.用输入信息时钟接收输入信息码流;
（2）.从输入信息码流中每次取W位，W为码字长，分成W路并行输出，构成一个并行的固定信息码字;
（3）当输出有K个信息位的调整码字时，从输入信息码流中取出K位，分成K路输出并用按信息位在调整码字中的位置排序，构成一个并行的调整码字;
（4）将步骤（2）和（3）产生的固定信息码字和有信息位的调整码字按输入信息时钟的码字节拍顺序写入弹性存储器;
（5）按码速调整帧的信息码字节拍从弹性存储器中读出信息码字，非信息码字节拍处不读，以产生非信息码字;
（6）调整弹性存储器的读写操作间的相位关系，以保证在码速调整帧的有信息位的调整码字节拍时恰好读出步骤（4）写入的有信息位的调整码字;
（7）步骤（5）读出的码流、由调整请求信号控制产生的调整控制码和服务比特产生电路产生的服务比特流合路，形成码速调整后的码流，完成发送端的码流变换。
本发明提出码速调整的接收端的码流恢复采用二次反变换方法，其特征在于包括以下步骤：
（1）用输入时钟接收输入信码;
（2）将输入信码按码字分成W路并行输出，构成并行码字;
（3）将含信息位的并行码字按输入时钟的码字节拍写入弹性存储器;
（4）按恢复的信息时钟的节拍，隔J个脉冲从弹性存储器中读出一个信息码字，J为读出的信息码字中有效信息位的位数;
（5）按接收的调整控制码的指示去除步骤（4）输出的调整码字中的非信息位;
（6）按恢复的信息时钟的节拍，将步骤（5）输出的并行码字合并成确定路数输出，从而完成接收端的码流恢复。
本发明所述发送端的码流变换方法中步骤（1）至步骤（3）构成了发送端的第一次变换。它将输入信息码流变换成并行的信息码字流。并行的信息码字流是由并行的固定信息码字和并行的含信息位的调整码字构成。步骤（4）至步骤（7）构成了发送端的第二次变换。它将并行的信息码字流变换成符合要求的已调码流。在第一次变换时，对含信息比特的调整码字插入所需的非信息比特，产生固定信息码字和含信息比特的调整码字;在第二次变换时，再插入附加开销码字和不含信息比特的调整码字。这样，第二次变换时对弹性存储器的读写都是按码字工作的，因而它不但可用普通的并行弹性存储器来实现，而且可以用RAM构成的弹性存储器来实现。由于码字速率低，同样存储容量的RAM的规模比触发器小很多，因而二次变换法降低了工作速度，减小了电路规模。这一发明的要点在于要在写入弹性存储器之前组织好含信息比特的调整码字，而包括AU-A-4538/90发明专利在内的已有技术的码流变换方法都是在从弹性存储器读出后再组织调整码字。
本发明所述发送端的码流变换方法中步骤（1）的输入信息码流和步骤（7）中的码速调整后的码流可以是单路的串行码流，也可以是多路的并行码流。使用并行码流可降低对器件工作速度的要求。本发明所说的码流变换方法不但对正码速调整是适用的，对正/零/负码速调整过程也是适用的。为了更清楚地说明本发明所说的方法，下面我们以实际例子讲述其码流变换过程。
以SDH的C-4接口为例，这里以单路串行的输入信息码流为起点开始讲述。当然，若以多路并行输入信息码流为例讲述，情况也差别不大。图3（a）示出串行输入信息码流的码流图，其中的数字只是用于表示各个信息比特的顺序关系，数字小的比特先行，每个数字表示一个信息比特的编号。经第一次码流变换后得到并行的信息码字流，将运行速度降低。此例中并行路数为8。当然并不局限于分8路，但从SDH的C-4接口来看，分8路是最佳的选择。图3（b）示出并行信息码字的码流图。比特1、9、17、25……构成第1路码流，比特2、10……构成第2路码流，以此类推，比特8、16、24……构成第8路码流。一个信息码字帧由242个信息码字构成，包括241个固定信息码字和1个正调整码字。固定信息码字的8个比特皆固定信息位，码字周期为输入信息码位周期的8倍。正调整码字由6个固定信息位、一个调整位和一个固定填充比特构成。无调整时调整位载送信息，则正调整码字含7个信息比特，此时码字周期为输入信息码位周期的7倍。有调整时调整位不载送信息，则正调整码字含6个信息比特，此时码字周期为输入信息码位周期的6倍。信息位在调整码字中的位置应如图所示顺序。第二次码流变换将图3（b）所示的并行信息码字流变换为图3（c）所示的并行已调码流，即码速调整后的码流。图中POH、W、X和Y表示POH码字、W码字、X码字和Y码字，皆由8比特构成。它们统称附加开销码字。POH含8个服务比特，W码字含8个固定信息比特，X码字含一位调整控制码，5位固定填充比特和2位服务比特。Y码字含8个固定填充比特。Z码字为调整码字。96I表示那儿含96个信息比特，或12个固定信息码字。由图3（b）和图3（c）比较可知，第二次码流变换前后，各信息码字间的顺序关系没有改变，只是在它们之间插入了一些附加开销码字。由于第二次码流变换是基于码字操作的，因而不但工作速度低，实现也简单。设计专用电路时，将已调码流设计成8路并行码流是适宜的，但如果要设计成单路串行码流形式，只要在本发明的码流变换方法的步骤（7）的合路操作中，将其合并成一路即可。单路串行已调码流结构见图3（d）所示。为了便于说明，图中将某些码字画得更为精细些。图3（c）和图3（d）中各码字周期皆相同，由已调码流速率决定。C-4接口的已调码流的结构源自CCITT建议G.709的图5.3。图3（c）和图3（d）中的调整控制码和服务比特是在本发明的步骤（7）实现的但它们的位置和其他填充比特则是在步骤（4）至（6）实现的。
SDH的C-3和C-12接口皆采用正/零/负码速调整，采用本发明的码流变换过程大体类似，不难照上例导出。信息码字流也以取8路并行码流为宜。需要注意的是，正/零/负调整过程含正调整过程、负凋整过程和不调整过程。调整码字也分为正调整码字和负调整码字。在发生正调整时，并行信息码字流不含负调整码字，仅含固定信息码字和正调整码字，正调整码字的第一比特为填充比特，其他为固定信息比特。在不调整时，并行信息码字流也不含负调整码字，仅含固定信息码字和正调整码字，此时的正调整码字的8个比特皆信息比特。在发生负调整时，并行信息码字流含正调整码字和负调整码字，此时的正调整码字的8个比特皆信息比特，而负调整码字的前7个比特为填充比特，最后一个比特为信息比特。
调整请求信号是由时钟调整部分产生的，它已超出本发明的范围。在正码速调整中，调整请求信号也即正调整请求信号。它的有效表示发生了正调整，它的无效表示不调整。在SDH的C-4接口的码速调整中，若调整请求信号有效，则K＝6，否则K＝7。在正/零/负码速调整中，调整请求信号分正调整请求信号和负调整请求信号。正调整请求信号有效指示发生正调整，负调整请求信号有效指示发生负调整，二者皆无效指示不调整。
弹性存储器的读写操作间的相位关系的调整方法可以有多种。比如，可以采用地址对应法，让信息码字帧的各个信息码字与弹性存储器的存储单元的地址保持确定的对应关系。即在向弹性存储器写入信息码字时，信息码字帧的各个信息码字都有自己的确定地址。当然，这个对应关系可以是一一对应的，也可以是多个对一个。读出时按此对应关系读出。至于弹性存储器的读写碰撞的避免办法与常规方法无异。又比如，可以采用标识法，即在写入弹性存储器时，对信息码字帧的某一码字作个特定标识，例如附加个标志位，读出弹性存储器时可据此调整读写相位。
码速调整的接收端码流恢复过程是发送端的码流变换的逆变换过程由于发送端的码流变换过程已叙述的相当详细，可参考发送端的码流变换过程来理解码流恢复过程。
本发明所述接收端的码流恢复方法的步骤（1）至（4）构成了码流恢复的第一次反变换。它去掉码速调整帧中的附加开销码字，实现已调码流至并行信息码字流的逆变换。步骤（5）至（6）构成了码流恢复的第二次反变换。它去掉并行信息码字流的调整码字中的非信息比特，实现并行信息码字流至恢复的信息码流的逆变换。这样，第一次反变换时对弹性存储器的读写都是按码字工作的，因而它不但可用普通的并行弹性存储器来实现，而且可以用RAM构成的弹性存储器来实现。这不但降低了工作速度，而且减小了电路规模。本发明的要点是在读弹性存储器之后再去掉调整码字中的非信息比特，而包括AU-A-64538/90发明专利在内的已有技术的码流恢复方法都是在写入弹性存储器时就一次完成去掉非信息码字和有信息位的调整码字中的非信息比特的任务。
同样，本发明所说的码流恢复方法的步骤（1）中所说的输入信码和步骤（6）中所说的确定路数都可以是单路的，也可以是多路的。而且，本发明所说的码流恢复方法不但对正码速调整是适用的，对正/零/负码速调整也是适用的。SDH的C-4接口、C-3接口和C12接口的码流恢复过程不过是它们各自的码流变换过程的逆过程，这儿不再赘述。所说的码流恢复方法的步骤（4）和（6）中提及的信息时钟的恢复是由时钟调整部分完成，不在这儿讲述。
码流调整中码字长W的理解也可以是不同的，例如，在SDH中，W一般理解为8位。这样，处理起来也比较方便。但按其他位数来分割码字，如按4位，也不是不可以的。
采用本发明所述方法构成的码流调整的发送端装置由定时电路、受控码变换电路，可变分频器，写地址产生电路，弹性存储器，读地址产生电路，调整控制码产生电路和合路电路构成，如图4所示。定时电路在码速调整时钟（43）驱动下产生各种时间信号：（44）、（45）、（47）和（421），供其他各部分电路使用。（41）为输入的信息码流，（42）为输入的信息时钟，（48）为调整请求信号，（420）为调整选择信号，（46）为分频信号，（49）为写入同步信号。可变分频器和受控码变换电路完成第一次码流变换。可变分频器用于产生信息码字帧的时间信号，可变分频器对（42）分频，每信息码字输出一个脉冲得（46），每帧输出一个脉冲得（49），每逢含信息位的调整码字输出一个脉冲得（420）。由于信息码字帧内含非信息比特，而非信息比特数量又取决于调整请求信号（48），因而可变分频器的工作要受（48）控制。受控码变换电路在输入信息时钟（42）驱动下接受输入信息码流（41），在分频信号（46）作用下转换为并行信息码字输出（410），（420）用于对调整码字的信息位进行排序。在正码速调整时，（48）和（420）皆单种信号，即正调整请求信号和正调整选择信号;但在正/零/负码速调整时，（48）代表两种信号;正调整请求信号和负调整请求信号，（420）也代表两种信号：正调整选择信号和负调整选择信号。写地址产生电路利用分频信号（46）产生弹性存储器的写地址（411）和写控制信号（412）。可变分频器每帧输出一次写入同步信号（49），以保证（410）中的每帧第一码字有确定的写地址（例如地址0）。读地址产生电路利用定时电路产生的帧脉冲（45）和已扣除了非信息码字脉冲的码字脉冲信号（47）产生弹性存储器的读地址（415）和读控制信号（416），帧脉冲（45）用于校正读地址产生电路的工作相位。信息码字（410）在写控制信号（412）作用下写入地址信号（411）所规定的弹性存储器的存储单元，再经（415）和（416）作用下读出，得（414）。调整控制码产生电路利用调整请求信号（48）和定时电路提供的调整控制脉冲（421）产生调整控制码（417）。从弹性存储器读出的并行码字流（414）、调整控制码（417）和服务比特（418）合路产生码速调整后码流（419），完成发送端的码流变换。为了避免读写地址碰撞，定时电路产生协调信号（44），用于调整可变分频器的工作相位，以保证写超前于读。
当（41）为单路码流时，受控码变换是个串并变换过程;当（41）为多路并行码流时，受控码变换是个并并变换过程。图5给出单路信息码流至并行信息码字流的变换构成。下面以串并变换过程为例，详细讲述包括受控码变换在内的第一次码流变换过程。
本发明所说的发送端的受控码变换电路的一种实现电路如图5所示，它由串入并出移位寄存器和多路选择器构成。图5同时还画出它与可变分频器间的信号联结关系。可变分频器的其他输入信号和输出信号可见图4。串行输入的信息码流（51）在输入信息时钟（52）驱动下逐位移入串入并出移位寄存器。在一般情况下，可变分频器工作于W分频，W为码字宽度，多路选择器的并行输出（57）等于其并行输入（56）。这样，可变分频器每W比特输出一次分频信号（54），启动串入并出移位寄存器作一次并行输出（56），因而就将串行的信息码流变成并行的固定信息码字。第一次变换电路每帧要组织含信息比特的调整码字输出。为组织含信息比特的调整码字输出可变分频器要利用自己产生的调整码字脉冲和外来的调整请求信号（53）确定含信息比特的调整码字的产生时刻，并在此时减少分频次数，提前输出分频信号（54），启动串并变换。这时（56）的部分比特不含信息，可变分频器还输出调整选择信号（55）控制多路选择器，将（56）中的信息比特选通到（57）中的正确位置上。由于调整码字中有效信息位的位数还与本帧有无调整请求有关，因而可变分频器还要受调整请求信号（53）的控制。在正码速调整中调整请求信号即正调整请求信号，调整选择信号即正调整选择信号。在正/零/负码速调整中，调整请求信号（53）包括正调整请求信号和负调整请求信号;调整选择信号包括正调整选择信号和负调整选择信号，分别控制不同的选择逻辑。若负调整请求信号无效，负调整码字不含有效信息比特，则可变分频器按下一码字工作。
目前专用集成电路工艺，如门阵列和标准单元都有双端口RAM作为宏单元供电路设计者选择。本发明所说发送端装置的弹性存储器恰好是双端口的并行弹性存储器，因而它可用一般的D触发器构成，也可用双端口RAM构成。双端口RAM的电路规模比用D触发器构成的并行弹性存储器的规模小很多。因而采用本发明提出的方法可大大压缩电路规模。本发明所述接收端装置的弹性存储器结构与发送端装置弹性存储器的结构相同，因而也适合用双端口RAM实现。
采用本发明所给方法构成的码流调整的接收端装置由定时同步系统，码变换电路、写地址产生电路、弹性存储器、读地址产生电路、可变分频器和受控码变换电路构成，如图6所示。其工作过程如下：定时同步系统在输入时钟（62）和输入信码（61）作用下产生各种定时信号：（63）、（64）、（613）和（616），供其他部分电路使用。输入时钟（62）将输入信码移入码变换电路。定时信号（63）是已扣除非信息码字脉冲的码字脉冲信号。它启动码变换电路，将输入信码（61）中的固定信息码字和含信息比特的调整码字变换成并行码字（65）。写地址产生电路利用（63）产生弹性存储器的写地址（66）和写控制信号（67），将（65）写入弹性存储器。定时信号（64）是帧脉冲信号，用于控制写地址（66）和并行码字（65）的对应关系，以保证信息码字写入位置的确定性。读地址产生电路在可变分频器输出的分频脉冲（611）和读出同步信号（612）作用下产生弹性存储器的读地址（69）和读控制信号（610），将信息码字从弹性存储器读出（68）。读出同步信号（612）被用于同步读地址的产生，以保证（68）中的调整码字与调整选择信号（617）同步。（613）是从调整控制码检测出来的调整指示信号，（614）是外部的锁相环恢复出来的均匀信息时钟。可变分频器在（613）控制下对（614）分频，产生每个信息码字帧的信息码字输出一个脉冲的分频信号（611），每信息码字帧输出一个脉冲的读出同步信号（612），每信息码字帧的调整码字输出一个脉冲的调整选择信号（617）。（611）、（612）和（617）构成信息码字帧的时间信号。（68）为并行信息码字流。与发送端的过程相反，受控码变换电路利用（611）和（617）将并行信息码字变换为确定路数的信息码流（615），完成接收端的码流恢复。定时信号（616）是协调信号，用于避免读写地址的碰撞。在正码速调整时，（613）和（617）皆单种信号，即正调整请求信号和正调整选择信号。在正/零/负码速调整时，（613）和（617）分别为两种信号。（613）分别为正调整指示信号和负调整指示信号。（617）分别为正调整选择信号和负调整选择信号。其作用与发送端时讲述的一样。
当（615）为单路码流时，受控码变换是个并串变换过程;当（615）为多路并行码流时，受控码变换是个并并变换过程。下面结合可变分频器的工作讲述并行信息码字流至单路信息码流的变换构成。本发明所述发送端的第二次反变换电路的一种实现电路如图7所示，它由可变分频器多路选择器和并入串出移位寄存器构成。其中的多路选择器和并入串出移位寄存器构成了本发明所说接收端的受控码变换电路。平时，对固定信息码字进行并串变换。多路选择器的输入（76）等于输出（77）。可变分频器对收端恢复的信息时钟（73）作W分频（在SDH中W取8），输出分频信号（74）。分频信号（74）也称转换脉冲，它将（77）置入并入串出移位寄存器，再由（73）串行移出得串行信息码（75）。当从弹性存储器中读出含信息比特的调整码字时，可变分频器利用自己产生的调整码字脉冲和外来的调整指示信号（71）预测到这个时刻，并适时地减少分频次数，提前输出分频信号（74），还控制可变分频器产生调整选择信号（72）。（72）控制多路选择器将（76）中的有效信息位选到（77）的前几位，再经（74）置入并入串出移位寄存器，后由（73）串行移出，恢复出信息码流（75）。为保证信号（72）与输入（76）中的调整码字对齐，可变分频器还输出读出同步信号（78），用来同步弹性存储器读出地址的产生。（79）是定时同步系统输出的协调信号，用于改变可变分频器的工作相位，以避免弹性存储器读写碰撞。在正码速调整中，（71）和（72）都只有一种，即正调整请求信号和正调整选择信号。但在正/零/负码速调整中，（71）包含正调整请求信号和负调整请求信号二种。（72）包含正调整选择信号和负调整选择信号二种，正调整请求信号和正调整选择信号是在（76）中出现正调整码字时起作用，负调整请求信号和负调整选择信号是在（76）中出现负调整码字时起作用。
对于调整帧以码字构成的码速调整电路，采用本发明提出的方法可降低电路的工作速度和大大缩小电路规模，以利于采用CMOS专用集成电路来实现。本发明特别适用于同步数字系列的C-n接口的实现，对于我国实现同步光纤传输网有重要意义。
附图简要说明
图1（a）为普通码流变换框图
图1（b）为普通码流恢复框图
图2为并行写入选择读出方法的弹性存储过程
图3（a）为串行输入信息码流示意图
图3（b）为SDH的C-4接口并行信息码字流帧结构示意图
图3（c）为SDH的C-4接口并行已调码流帧结构示意图
图3（d）为SDH的C-4接口串行已调码流帧结构示意图
图4为本发明的一种发送端装置的方块图
图5为本发明的第一次变换电路的方块图
图6为本发明的一种接收端装置的方块图
图7为本发明的第二次反变换电路的方块图
图8（a）为SDH的C-12接口的码速调整帧结构示意图
图8（b）为SDH的C-12接口在有负调整时的信息码字帧结构示意图
图8（c）为SDH的C-12接口在不调整时的信息码字帧结构示意图
图8（d）为SDH的C-12接口在有正调整时的信息码字帧结构示意图
本发明设计出采用码流二次变换方法的码流调整装置的三种实施例，分别详细描述如下：
1、同步数字系列C-4串行接口的码流调整装置：
SDH的C-4接口采用正码速调整，其码流调整装置分发送端装置和接收端装置。发送端装置采用图4和图5所示方块图，但可省去图5中的多路选择器和调整选择信号。输入信息码流（41）为1392 64kbps的串行码流，输入信息时钟（42）的脉冲重复频率为139，264KHZ。可变分频器对输入信息时钟进行分频，在调整请求信号（48）控制下产生分频信号（46）和写入同步信号（49）。其过程是这样：分频信号的每个信息码字帧由242个脉冲构成。可变分频器每8个输入信息时钟节拍输出一个分频信号脉冲。在输出第229个分频信号脉冲后，若调整请求信号无效，则过7个输入信息时钟节拍输出第230个分频信号脉冲;若调整请求信号有效，则过6个输入信息时钟节拍输出第230个分频信号脉冲。以后仍然每8个输入信息时钟节拍输出一个分频信号脉冲，直至输出第242个分频信号脉冲，然后周而复始。写入同步信号是每个信息码字帧一个脉冲，位于第1个分频信号脉冲处。受控码变换电路是个简单的串并变换电路，由串入并出移位寄存器构成。在输入信息时钟驱动下，输入信息码流被串行逐位移入串入并出移位寄存器，用分频信号（46）启动串并变换，就得到并行的信息码字流，如图3（b）所示。写地址产生电路有个写地址计数器，对分频信号（46）进行计数，计数值就是弹性存储器的写地址（411）。写入同步信号（49）的脉宽不大于一个码字长度，其作用是对写地址计数器进行回另。写控制信号（412）可由分频信号（46）产生，其有效的时间宽度应窄于写地址的时间宽度。弹性存储器用双端口RAM构成。定时电路由逻辑电路构成，利用码速调整时钟（43）产生各种定时信号。定时信号（45）是码速调整帧的帧脉冲，每帧一个脉冲，位于码速调整帧的第一个码字，脉宽不大于一个码字长度。定时电路产生的定时信号（47）是已扣除了非信息码字所对应的码字脉冲的码字脉冲信号。读地址产生电路有一个读地址计数器，对定时信号（47）进行计数，计数值就是弹性存储器的读地址（415）。定时信号（45）对读地址计数器进行置位，置成地址0的前一个地址。读控制信号（416）可由定时信号（47）产生，它有效的时间宽度应窄于读地址的宽度。定时电路还输出协调信号（44），也可使用帧脉冲（45）作为协调信号。如果帧脉冲（45）与写入同步信号（49）太接近，就调整可变分频器的工作相位，使写入同步信号提前。调整控制码产生电路和合路电路皆普通电路，不再赘述。
接收端采用如图6所示的装置。定时同步系统的构成与普通的一样，利用输入时钟（62）和输入信码（61）产生接收端所需要的各种定时信号。码变换电路由串入并出移位寄存器构成，输入时钟将输入信码逐位移入串入并出移位寄存器。定时同步系统提供的已扣除非信息码字脉冲的码字脉冲信号（63）启动串并变换按码字并行输出，得（65）。写地址产生电路内的写地址计数器对（63）计数，计数值即为弹性存储器的写地址（66）。定时同步系统输出的信号（64）是帧脉冲，位于码速调整帧的第一码字，脉宽窄于一个码字长。它将写地址计数器置成地址0的前一地址。写控制信号（67）由（63）产生，其有效的时间宽度应窄于写地址的时间宽度。弹性存储器由双端口RAM构成。可变分频器的工作过程与发送端的可变分频器的工作过程基本一样，区别点有二处：（1）、是第229个分频信号脉冲被提前输出，而不是发送端的第230个;（2）、用调整指示信号（613）代替发送端的调整请求信号。读地址产生电路也与发送端的写地址产生电路一样。受控码变换电路是一个并入串出移位寄存器，省去调整选择信号（617）。分频信号（611）启动并串变换，将（68）置入并入串出移位寄存器。恢复的均匀信息时钟（614）再逐位将信码移出，就得到恢复的均匀的串行信息码流（615）。
2、同步数字系列C-4并行接口（4路）的码流调整装置：
SDH的C-4接口工作速率高，若采用并行接口，可使电路连结更为简单。这儿以4路并行接口为例。
发送端装置采用如图4方块图。（41）为四路并行输入信息码流，速率为四次群速率的四分之一。（42）为输入信息时钟，脉冲重复频率为四次群时钟频率的四分之一。可变分频器对（42）除2产生分频信号（46），每4帧改除2为除1一次。另外每发生四次调整请求信号（48）有效，再额外改除2为除1一次。调整选择信号（420）由2个信号构成：S1和S2。S1由第230个分频信号脉冲构成，S2取调整请求信号（48）。受控码变换电路采用普通的弹性存储器构成，利用（42）每次写入4位输入信息码（41），利用（46）每次读出8位信息码（410）。当第230个分频信号脉冲到来时，若调整请求信号有效，则后移6个比特读出一个并行码字;若调整请求信号无效，则后移7个比特读出一个并行码字。其他皆和实施例1的发送端装置完全一样，不再赘述。
接收端装置采用图6所示方块图。可变分频器的工作同发送端的可变分频器一样，唯一区别是用接收的调整指示信号代替调整请求信号。受控码变换电路是用弹性存储器构成，利用分频信号（611）每次写入8位。当第230个分频信号脉冲到来时，若调整指示信号有效，则后移6个比特再写入一个码字;若调整指示信号无效，则后移7个比特再写入一个码字。（614）此时的重复频率为四次群速率的四分之一。它供给可变分频器，同时也被用来从弹性存储器中每次读出4比特，形成四路并行的信息码流。其他部分的工作同实施例1的对应部分相同，不再赘述。
3、同步数字系列C-12串行接口的码流调整装置：
SDH的C-12接口采用正/零/负码速调整技术。码流调整装置分发送端装置和接收端装置。发送端装置采用图4所示方块图。接收端装置采用图6所示方块图。C-12接口码速调整帧的结构如图8（a）所示，由140个码字构成，含127个固定信息码字，1个正调整码字，1个负调整码字，其他为附加开销码字，图中R代表固定填充比特，0为服务比特，C1为负调整控制码，C2为正调整控制码，I为固定信息比特，S1为负调整比特，S2为正调整比特，V5也是一种服务比特。当有负调整时，信息码字帧的结构如图8（b）所示，第97码字为负调整码字，S1为信息比特，全帧共129个码字。当不调整时，信息码字帧的结构如图8（c）所示，由128个码字构成，不含非信息比特。当有正调整时，信息码字帧结构如图8（d）所示，全帧共128个码字，第97码字为正调整码字，S2为非信息位。
发送端与接收端的工作过程跟实施例1相比，大部分相同。下面只把不同的部分作一个详细的描述。
（41）是输入信息码流，速率为2048kbps。输入信息时钟（42）的脉冲频率为2048KHZ。调整请求信号（48）由正调整请求信号和负调整请求信号构成。可变分频器平时为8分频，每8个输入信息时钟节拍输出一个分频信号脉冲。若本帧无调整请求，则持续到第128个分频信号脉冲输出后，可变分频器周而复始。若本帧有正调整请求，则第97个分频信号脉冲提前一个比特输出，然后依然按8分频工作，直到第128个分频信号脉冲输出后再周而复始。若本帧有负调整请求，则第97个分频信号脉冲提前七个比特输出，然后依然按8分频工作，直到第129个分频信号脉冲输出后再周而复始。发端的受控码变换电路也是用串入并出移位寄存器调整选择信号也省略不用。
在接收端，（614）是外部的销相环恢复的均匀时钟，脉冲频率为2048KHZ。可变分频器的工作同发送端的可变分频器一样，但要产生二个调整选择信号（617）：正调整选择信号和负调整选择信号。它们皆单脉冲，位于第97码字处，脉宽为一个码字长。接收端的受控码变换电路采用图7所示的电路，由多路选择器和并入串出移位寄存器构成。多路选择器有三种选择逻辑，受正调整选择信号和负调整选择信号控制。在有负调整的负调整码字（第97码字）时刻，负调整选择信号控制多路选择器将码字的最后一位选到最前一位。在有正调整的正调整码字（第97码字）时刻，正调整选择信号控制多路选择器将码字的后七位选到码字的前七位。其他时刻，多路选择器的输入等于输出。分频信号（611）启动并串变换，将多路选择器的输出置入并入串出移位寄存器，由恢复的均匀信息时钟逐位移出，得到恢复的均匀信息码流（615）。