本发明涉及对控制信号参数变化进行控制的电路。 许多诸如电视接收器、视频盒式录像机，音频信号处理器之类的系统产生控制信号来调节该系统，以对发生在振幅或频率参数范围内的输入信号进行可靠操作。电视接收器中的这种控制信号就是一个例子，它包括自动增益控制（AGC）信号及自动色度控制（ACC）信号。这些控制信号一般是在一个闭环子系统内产生的，该闭环系统包括例如一个增益控制元件，该元件具有一个输入端以接收待控制的信号以及一个输出端，可在该输出端上得出已控参数输入信号。控制信号是由响应该已控制输出信号的装置产生的，用以相对于一参考值计量该信号的一个特定参数，并产生例如用以控制该控制元件的一个差值。
在许多系统中并不希望把控制信号的突然变化即时地加到信号控制元件上，因为突然的信号变化会产生不利的影响。例如，自动增益控制信号的突然变化会在重放的视频图像中产生闪烁。因此，控制信号通常经一个低通滤波器耦合到信号控制元件上。
最近，前述的许多系统用数字硬件来实施，其中信号以二进制信号格式来处理（这里所述的“二进制信号”是指定义代表一个信号的一个参数（如振幅）所用的数码和以多个1和多个0形成的取样数据信号，并且还试图包括二进制信号、2的补码信号、BCD信号、葛莱码信号等等）。在处理二进制格式的信号时，对于各种原因用模拟电路的简单数字模拟的电路形式来实现某些处理功能是不便利地。具有长时间常数的数字式低通滤波器就是一个例子，该滤波器需要许多取样值延迟元件、加重电路以及数字式求和电路。
本发明包括用以控制一个信号的一个参数（诸如时间常数）的电路。该电路包括用以加或减对应于具有已控时间常数的一个输出信号的存储值的装置。响应该输出信号及输入信号的比较器电路。调整该用以加或减存储值的装置以预定的速率来有选择性地加或减该存储值。
图1和图2示出体现本发明的交替数字信号调整电路的方块图;
图3示出为理解本发明操作用的波形图;以及
图4示出体现本发明的一个模拟控制信号调整电路的局部方块图及局部原理图。
图1示出调整信号装置的一个数字式实施例。在图1中，假定待调整的“输入信号”是按N比特并行的比特格式编排的，还假定已调整的信号“输出”是按N比特并行的比特格式编排的。此输出信号是由一个P比特可逆计数器20（P≥N）产生的，但由计数器20提供的计数值中仅N个最高有效位在输出信号中得到利用。
上述输入信号加到比较器12的一个输入端A上，上述输出信号耦合到比较器12的第二输入端B上。每当该输入信号大于该输出信号时，比较器12提供一个逻辑1输出信号值。反之，则提供一个逻辑0输出值。由比较器12所提供的逻辑电平被耦合到计数器20上/下控制端（U/D）上。逻辑1及0的U/D控制值调整该计数器20分别向上及向下计数。
该输入信号还耦合到信号加法器10上。一个固定值的偏差数目加到信号加法器的第二输入端上。信号加法器10提供一个等于输入信号与偏差数之和的输出信号。名义上，一个安排到和数字N比特值的信号加法器具有一个（N+1）比特输出端。但该信号加法器所提供的输出信号中仅N个最高有效值被利用。该偏差数目是相当小的值（例如2到6）。
由信号加法器10提供的输出信号被耦合到比较器14的一个输入端A上，而输出信号耦合到其第二输入端B上。每当加法器10提供的信号大于该输出信号时，比较器14提供逻辑1输出值，反之，提供逻辑0输出值。由比较器14提供的输出信号加到反相器16上，其中逻辑值被反相（互补）。
比较器12及反相器16的输出信号被分别耦合到两输入端或门18的各自相关输入端上。或门18提供的输出信号为逻辑1值时允许该计数器加/减计数，而当其是逻辑0值时使该计数器解除加/减计数。
一个时钟信号加到计数器20的时钟输入端C上，当计数器20许可工作时，计数器20每个时钟脉冲对其目前计数值加/减1。假设计数器20一个12比特计数器，而且N＝7，则N比特输出信号至多在每32个时钟脉冲加/减1。时间常数（亦即，输出信号的转换速率）由时钟信号的频率决定。因此，时钟信号的频率是一个设计选定值。
图1电路的操作将参照图3的信号波形来描述。参考图3，为了方便，该输入信号和该输出信号是以模拟形式画出的。假设输入信号的取样速率比加到计数器的进钟信号的频率大得多。还假设P等于N，也就是说，计数器20是一个N比特计数器。于是，在当计数器被允许工作时，该输出信号将为每个时钟信号加/减计数。信号“输入”耦合到比较器12的A输入端上，信号“输入加偏差”耦合到比较器14的A输入端上。信号“输出”耦合到比较器12及14的各自相应的B输入端上。波形“A＞B12”及“A＞B14”分别是比较器12及14对给定的输入信号提供的输出信号。波形“允许”是由或门18提供的输出信号。
在时刻t1-t4时，计数器20被允许工作而比较器12的输出是高电平。在此时段期间，计数器20被调定以每个信号时钟周期对其计数值加1。可以看出，信号“输出”以与信号“输入”的转换率相比要相当慢的速率正向地转换。
在时刻t5-t10时，计数器20再次地被允许工作，然而在此时段期间比较器12输出是低电平，于是计数器20被调定得使其计数值减值。信号“输出”按每个时钟信号周期减1，产生了与信号“输入”的转换率相比要长得多的一个负向转换率。在“允许”信号是低电平的所有的其他时刻上，解除计数器加或减的计数。在这些时刻期间，最后的计数值存储在该计数器内。
比较器12允许该计数器工作以跟随正向输入信号变化，而比较器14加上反相器16允许该计数器追随负向输入信号变化。在耦合到比较器14的输入信号上施加的偏差值与之合并，以当输入信号为一个较固定的数值（例如在时间t4及t5之间）时解除该系统交替地加、减1。
如图1及图3所示，信号“输出”的正向和反向转换率是相等的。可藉助在加和减计数的时段期间有选择性地给计数器施加不同频率的时钟信号，以使上述两转换率不相等。比较器12的输出信号可用以在即将施加到计数器的两个时钟信号之间做选择。
如图3所示，因为假设P等于N，所以输出信号在每个时钟周期加/减1。此外，P比N多Q比特，此输出信号将在每2Q时钟周期加/减1。
图2所示的装置类似于图1所示的装置，但除了信号偏差施加在耦合到比较器14的输出信号上而不是到施加到比较器14的输入信号上以外。图2中，偏差值及输出信号分别耦合到减法器400的减数及被减数输入端上，其中固定的偏差值要从输出信号中减去。“输出信号减去由减法器产生的偏差值”耦合到比较器14的B输入端上。此电路的运算类似于根据图1电路所描述的运算。
同时参考图1及图2的电路，如果输入信号的动态范围包含了能由N比特信号代表的全部可能值，则可以理解信号加法器10及减法器400的输出值可溢出和下溢。溢出和下溢必须被防止，否则该电路将产生错误的结果。这一点可藉助将加法器10或减法器400所提供的输出值箝位到在溢出和/或下溢发生时的时段期间对应于其动态范围极限的数值上来完成。这种电路对数字信号处理领域里的技术人员而言是众所皆知的，这里不再赘述。
图4示出本发明的一个模拟型实施例。这个电路可使用在需要提供一个相当长的时间常数的信号的集成电路上。该电路比简单的低通滤波器更有利，因其利用一个相当低值的电容器这可以以集成形式来实现。
在图4中，模拟输入信号被耦合到端子200上，而偏差值Vref被耦合到端子201上。输出信号可从连接点220上得到。输入及输出信号耦合到对应于图1中比较器12的比较器208的各自相应的输入端上。输入信号及偏差值经电阻器R1及R2加到节点202上。电阻器R1、R2、R7以及放大器204和206形成一个电压求和网路。电阻器R1、R2及R7具有相同阻值。假定放大器204具有高增益，于是由放大器206提供的输出信号等于输入电压加上偏值电压。此输入电压加偏差电压是该输入信号和偏差信号的放大值。输入信号加偏差信号及输出信号耦合到响应于图1中比较器14的比较器210的各自相应的输入端上。比较器208及210仅在施加到其正输入端的信号大于加到负输入端上的信号时提供高电平输出信号，反之则提供低电平输出信号。
由比较器208及210提供的输出信号被施加到一包括射极耦合晶体管212信电阻器R3的模拟或门的各自相应的输入端上。此或门的输出被耦合以控制开关S1，有选择性地让时钟信号通过到其他的开关S2及S3。此时钟信号当其被耦合到开关S2及S3时关闭开关S2及S3，这时它呈现为一个高电平脉冲，而当它呈现为一个低电平时打开开关S2及S3。耦合在开关S2及S3的控制端及地电位之间的电阻器R6保证开关S2及S3在无时钟脉冲时是打开的。
从比较器208来的输出信号在缓冲放大器214中反相并且被耦合到开关S2及S3的信号输入端上。开关S2及S3的信号输出端分别被耦合到P型晶体管P1及n型晶体管N1的控制极上，该二晶体管被连接以相对于连接点220作为门控电流源。积分电容器C1耦合在连接点220及一固定电压点之间。
晶体管P1当其控制极被偏置得相当负时使充电电流过电容器C1，而当其控制电极被偏置得相当正时有效地开路。晶体管N1当其控制极被偏置得相当正时使放电电流过电容器C1，而在其控制极被偏置得相当负时有效地开路。耦合在晶体管P1的控制极与一正电源电位之间的电阻器R4以及耦合在晶器管N1的控制极与地之间的电阻器R5保证晶体管P1和N1在开关S2及S3打开时被截止。
当开关S1被或门闭合（允许工作）时，电容器C1根据比较器208输出是高值还是低值而分别有选择性地充电或放电。充电（或放电）的增量是根据时钟脉冲的宽度及晶体管P1（N1）的参数而定。正向或负向输出转换率将根据晶体管P1及N1所选择的有关设计参数而决定是相等或是不等。
在开关S1闭合时，在连接点220处的输出信号对每个时钟脉冲将加/减1。此响应速率可藉助在输出（220）与比较器208及210输入端之间的反馈路径中含有一衰减器而加长。