本发明的主要目的是减小数据字块交换系统中，主要是异步或混合型交换系统中的缓冲存贮器的容量。附带指出，由于这一减小，有可能将缓冲存贮器与复用入局复用器的字块输入装置和分割在缓冲存贮器中读出的，并传送到出局复用器的字块的输出装置集成在一起。
因此，用于在多个入局复用器和多个出局复用器之间交换数据字块的实施本发明的一个交换系统包括：输入装置，用来在入局复用器中检测出数据字块，从而将检测出的字块复用为多路复用的字块;缓冲存贮装置，包含有存贮多路复用字块用的字块存贮单元，写寻址装置，用来导出字块单元的地址，从而把多路复用的字块写入写寻址的字块单元;读寻址装置，用来存贮囱爸返淖挚榈ピ牡刂罚⒁揽砍鼍指从闷鞯牡刂罚ㄒ研醋挚榉峙涓酶从闷鳎├窗才耪庑┑刂罚佣脸龊透从靡研醋挚榈揭桓龆磷挚椋约胺指疃脸鲎挚椴⒔谴偷窖爸烦鼍指从闷鞯淖爸谩?
写寻址装置包括当已检测到数据字块时在空闲缓冲存贮装置中，选择一个空闲的字块单元的地址的装置，从而将这一检测到的字块写入选中的空闲单元，空单元地址的选择是根据字块单元地址相继完成
的，该字块地址是从读选址装置送来的，当读出存贮的字块时，再送到选择装置。
因此，根据本发明，要写入数据字块的缓存装置单元不是循环地进行写寻址，而是从当字块写入时为空间的那些缓存装置的单元中选取。选择装置持续地监视所有缓存装置单元的忙、闲状态，以便不断地为要写入的字块提供空闲单元的地址。空闲单元的地址在写入字块后，便由另一个空闲单元的地址所替代。对于点对点的通信，现正被已写入字块占用的单元，在该字块的第一次读操作后，便被释放;对于多点通信，则在该字块的最后一次读操作后予以释放。如像现有技术一样，已释放的单元可以立即再用来写另一个入局字块，而不必等待时基在一个完整的缓存装置寻址周期之后，产生已释放的单元地地。
在这些条件下，缓存装置的容量直接取决于入局超复用器中数据字块的平均速率。参照上面引用过的例子，如果地址为K至K+9的各单元以地址的升序进行选择，则地址为K、K+1和K+2的单元存贮上述的第一、第二和第三个已输出的数据字块;如果具有地址1至K+1的单元中，只有地址为K和K+1的单元在从入局超复用器送来第四个数据块之前释放，则这一第四字块便写入地址为K的单元。
根据本发明的一个方面，交换系统设计用来交换数据字块，同时还与多点通信有关。对于多点通信，一个数据字块的读次数与须接该数据字块的寻址出局复用器的数目一致，写有该数据字块的那个缓存装置单元，在该字块最后一次读操作之后，即在nbm次读操作之后才释放，其中nbm表示出局复用器的号码。
为此目的，写寻址装置包括指示出局复用器编号的装置，存于缓存装置单元的数据块还要分别送到该装置中。
当一个字块写入一个单元之后，该存有该字块的单元的次数等于该字块的出局复用器的地址的预定编号，并根据从读寻址装置送来的每一单元的每一读地址递减一次，一旦上述编号到零，由指示装置将已存有上述字块的上述单元的释放通知选择装置。
根据本说明书其余部分中所详细描述的一个优选实施例，参照上面提及的法国专利NO87-02892，一个交换系统是混合型的，并包括以下组成部分。
输入装置，用来在上述入局复用器的各帧中检测出各种数据块，并将检测的各数据字块复用为多路复用字块;
第一缓存装置，用来在第一字块单元中存贮检测出的并予以复用的字块;
第二缓存装置，用来在第二字块单元中存贮检测出的并予以复用的字块;
输出装置，用来复接存贮在第一和第二缓存装置中的同步和异步字块，并根据它们的收信地将它们传送到各出局复用器，从而形成出局的复用器的帧;
写入装置，用来导出字块单元的地址，从而将每个检出的并予以复用的字块写入第一和第二存贮单元;
第一读出装置，通过比较其中写有同步字块的第一单元的地址与由同步字块占用的一个出局复用器时间段的至少一个识别数字之间的一致性，接收其中写有同步字块的第一元的地址，以便读出每个已存贮着的同步字块;
几个第二读装置，分别指是各出局复用器，并由写装置进行寻址，通过比较其中写有异步字块的第二单元的地址与寻址出局复用器的识别数字的一致性，接收其中写入并存有异步字块的第二单元的地址，以便读出每个存贮的异步字块;
根据本发明，在这一混合交换系统中，
第一和第二缓存装置包括一个缓冲存贮器，该存贮器能够同样地存贮所检出的并复接的同步字块和异步字块的字块存贮单元，及
写入装置包括这样的装置，当检测出一个数据块后，便选择缓冲存贮器中的一个空闲字块单元的写地址，从而将这一检出的数据字块写入所选择的空闲单元之中。一个空闲单元地址的选择，是根据当分别读出在缓冲存贮器中存有同步和异步字块时，从第一和第二读装置送来的字块单元地址，相继完成的。
这样看来，实施本发明的混合交换系统包含一个缓冲存贮器，其容量小于根据法国专利申请NO87-02892的一套两个缓冲存贮器的容量的一半，这就大大降低了本交换系统的成本。
当能够将该单个缓冲存贮器与分别包括在输入和输出装置中的输入和输出旋转矩阵集成在一起后，其成本会更为降低。可以想到，这些使字块的八位位组同时交换的旋转矩阵与常规的串/并和并/串交换的复用器和分路器相比，具有以高速率处理数据块的优点，对于视频通信尤为显著。
缓冲存贮器的容量降低也解决了在系统内部互连过荷的问题，由于集成技术，还显著地优化了缓冲存贮器单元的写，读操作速度。
根据下面对本发明的几个优选实施例及其相应附图的详细描述，本发明的上述的和其他的目的、特性及优点将是十分清楚的。附图包
括：
在实施本发明的交换系统中入局或出局时间复用器具有如图1所示的帧结构，在说明书的其余部分都会涉及此图。该复用器传送占用连续的时间段的若干个16-八位位组的字块。例如，当复用器速率为280Mbit/s时，在0.457us时间中传送一个16-八位位组的字块，相当于一个八位位组的周期为28.57ns。
实际上，复用器的帧是混合的，也就是说，它既包括来自电路方式传送信道，例如传送话言的信道;也包括来自分组方式传送信道的异步数据块。根据规定，同步数据块占用帧中具有预先确定序号的各时间段，如第二时间段IT1，而异步数据块，即所谓分组数据块，则是以实际地分散方式占用其余各时间段，例如帧中的时间段IT2，IT3，然后，在同一帧中可以包含在相同通信方向上的几个数据块，或者要在一个或几个出局复用器中重发的相同报文中的几个数据块，而其余一些数据块在时间上是被分隔开的。这会导致一帧中的某些异步数据块可以不含数据，因而被称为“空白字块”，但
是，空白字块具有预定的各分组字块所不能仿制的组合格式，以便用作同步。
根据图1所示的帧结构，一帧包括69个16-八位位组的字块，占用时间段为IT0至IT68;然而，也可以是其他任何帧长，诸如字块段为64、65、……72的帧，字块数可以不是以2为底的幂，帧中的第一时间段IT0含有一个帧同步字块，也可做帧定位或成帧字块或成帧字，具有如下位组合格式：0000111100110011……00110011。而且，可以仅把这个第一时间段IT0的一部分（例如一半）指定为定位格式000011110011……0011，并可以将其另一半指定为其他信息。一个空白字块，而所谓分组同步字块，如时间段IT2的字块，其有如下格式0000111101010101……01010101，其中第一个八位位组与帧同步字块的第一个八位位组相同，相当于十六进制码的“OF”，并形成一个同步标志，其后是一系统充填位“01”对。对于异步字块而言，如在时间段IT3中的异步字块，包含形成该字块标志的第一个八位位组和15个数据八位位组。异步字块的标志组成分组信道的一个标识符，其中将预定的位数指定为复用器的识别和交换系统以及其他可能后继的辅助交换系统出局传输信道的识别。因此，在同一信道中各异步字块具有相同的特定标志，当在交换系统中进行交换之后，该标志被另一标志所代替，从而将该字块传送到另外一个主或辅助交换系统。
如图2所示，该混合交换系统设计用于交换从16个入局复用器E0至E15来到16个出局复用器S0到S15去的数据字块。该系统主要包括，在主缓冲存贮器MT输入侧的16个输入电路CEO
至CE15，一个输出旋转矩阵MRS和16个并/串转换器P/S0到P/S15，以及根据通信的需要，用于保证在缓冲存贮器中分组信息的写入和读出的装置，诸如，一个写控制存贮器MCE，一个标志翻译存贮器MMTR，一个读寻址和控制电路CAL;以及一个缓冲存贮器管理和写寻址电路CAE。
该交换系统还包括一个时基BT，其中含有一个具有频率为复用器速率整数倍的本地时钟。具体讲，时基BT包含有分频器和计数器器，通过第一输出端产生一个复用器中的八信频的时钟信号H;通过四个输出端BT0至BT3，每隔信号H的十六个周期产生四位多路复用地址字e，同时通过一个反相器电路1NV产生e的反码字 e，并通过输出端BT0至BT3及七个其他输出端BT4至BT10产生一个11位出局时间段地址字AITS。字e和AITS传送到八信频H。时基按照相当于16个多路复用器复用的69×16＝1104的一个帧周期，以每个多路复用器和每个帧周期69个入局时间段或字块的速率工作，以便形成第一读控制存贮器MCL1的读地址，这种设计用作被写入缓冲存贮器的数据字块的读控制，这一点将在后面看清楚，字e和 e逐次地变化，从0到15和从15到0，并分别形成入局和出局多路复用器的地址。字AITS从0到1103变化。
输入电路CE0到CE15的基本任务是在入局复用器E0至E15同步复用之前，使它们的各帧同步。实际上，在入局复用器的各数据字块中的标志不是预先同时加到电路CE0至CE15输入端的。这种同步是借助于异步字块的标志来完成的，即借助于它仍在空白字块的检测之后的定位来完成的。然而，电路CE0到CE15是
设计用来通过检测帧同步字块产生在每个入局复用器的每一帧的各字块的七位顺序号的，同时还用于从各帧中提取空白的字块，该空白字块不从输入电路传送到输出端。
输入电路CE0至CE15中的每一个均与在已经引用的法国专利NO87-02892中所描述的，并与示于图4的那种输入电路相同。该输入电路主要包括一个上述专利的图5所示的帧控制和同步电路，用于每字块起始、指示各帧的空白字块序号和恢复八信频的信令，及在美国专利NO4603416中或欧州专利NO0113307中详细描述的串/并变换器、先入先出（FIFO）排队和逻辑排队寻址电路。因此CE0至CE15的每个输入电路包括一个有8+7+1＝16并行位的字队列，包个字包括一个八位位组，和一个分组序号分组（当上述八位位组为其第一分组八位位组时）。各数据八位位组和分组序号分别通过八线总线d0至d15和T线总线N0至N15由输入电路CE0到CE15传送到矩阵MRE。然而，根据法国专利申请NO87-02892，或根据美国专利NO-4603416的图5，在总线d0到d15的帧中具有相同序号的各八位位组要以八位位组时钟H的速率顺序传送，在特定的情况下，这种由所谓并行-对角线变换产生的移位，需要将标号从总线d0至d15移位到下一总线d1到d15，d0具有的持续时间等于该八位位组周期的持续时间。这种移位是通过循环选择电路AIG，例如一个输入为状态“府”的多路分路器来实现的。循环选择电路接收由时基BT送来的字e，并导出具有字块频率和顺序延迟一个八位位组周期的各种信号。
旋转矩阵MRE和MRS起的作用与在法国专利申请NO87-
02892或美国专利4603416中所述的旋转矩阵相同。旋转矩阵MRE和MRS具有旋转控制输入端，从0到15和从15到0循环变化着的字e和 e分别加到各自的输入端，并分别隐含地识别入局和出局受接器的序号。
在矩阵MRE中，旋转发生在8+7＝15位上，以便首先在7线输出总线DS中，以与复用字块的第一八位位组同步的方式，传送字块序号，该复用字块是由后八线总线D0传送的;而后，在十六条八线总线D0至D15中每个字块的16个八位位组形成一个接至缓冲存贮器的入局超复用器。如果i表示分组字块中一个八位位组的序号，j表示一个入局复用器的序号，其中i和j为0至15范围内的整数，则在从总线dj送来的字块中具有序号i的八位位组由总线Di进行传送，并在信号H的一个八位位组周期之后，接在这同一个字块中具有序号i-1且由输出总线D（i-1）传送的八位位组之后。在总线d0至d15的时间偏移的各帧中，在相同序号的各字块中，具有序号i的所有八位位组由总线Di进行传送，在总线dj中的八位位组接在总线d（j-1）中的八位位组之后，下面将会发现，输出旋转矩阵完成相反的操作，以便使从缓冲存贮器输出的各字块“去对角化”。
缓冲存贮器MT包含16中缓冲子存贮器MT0到MT15。总线D0通过一个8并行级标志寄存器RETI与一个标志复用器METI的8个第一输入端相连。复用器METI的8个输出端将第一八位位组加到第一缓冲子在贮器MT0的数据输入端。第一存贮的八位位组是从总线D0直接来的同步字块的第一八位位组，而各异步字块的新标志在翻译存贮器MTR中读出。当一个同步字块要写入缓
冲存贮器MT时，寄存器RETI补偿标志翻译时间。矩阵MRE的其余输出总线D1到D15分别直接与寻存贮器MT1到MT15的数据输入端相连接。
如图2所示，与每个子存贮器MT0至MT15相联的有，写地址寄存器RAE0至RAE15，读地址寄存器RAL0至RAL15和地址复用器Mx0至Mx15，地址复用器与两个读地址寄存器的输出端相连接，并以时钟H的节拍将写地址和读地址送到子存贮器。寄存器RAE0至RAE15与来自电路CAE的一条自由单元写地址总线ade相串接。然而，为了维持由于寄存器RTI引起的延迟，每一字块的前两个八位位组的写操作是同时进行的，因此，寄存器RAE0的输出端可以直接与寄存器RAE2的输入端相连接，寄存器RAE1是不存在的。同样，寄存器RAL0到RAL15与来自电路CAL的字块读地址总线ADL相串连。所有上述寄存器接收八位位组信号H，以便根据入局超复用器的总线D0至D15中字块八位位组的“平行对角”位移，在连续16个八位位组周期中，写入或读出同一数据字块中的各八位位组。以同样的方法，可以推断出子存贮器的读写寻址，与各自的写地址ade和读地址ADL无关。因此，虽然在缓冲存贮器中入局字块是以对角方式存在的，但它们是以正交空间方式写入子存贮器的。
缓冲子存贮器MT0至MT15分别存贮一个数据块的十六个八位位组。因为在每个子存贮器中选择一个八位位组的子单元，印在存贮器MT中的16-子单元的单元是动态的，又因刚刚释放的一个单元可以立即再用来写另一个入局字块，所以这样可以满足将存贮器MT形成每帧64个字块，并通过复用使由于存贮器MT容量不够而
使丢失字块的概率很低。因此，每个子存贮器MT0至MT15含有64×16＝1024个1-八位位组的单元，这一数目比数目等于1104的帧字块数要小的多。
每个缓冲存贮器MT0-MT15的八个数据输出端，通过各自的转移电路CTR0-CTR15，分别与输出旋转矩阵MRS的8线输入总线F0-F15相连接。各转移电路各自与电路CAL的两条输出线相连接，CAL电路传送S/A和S/Y信号，这两个信号设计用作帧同步字块，或送入出局复用器的空白字块。从矩阵MRS来的八线输出总线G0-G15分别经过并一串变换器P/S0-P/S-15向复用器S0-S15传送数据块。如在输入总线d0-d15中一样，在不同总线G0-G15中的数据字块具有自一条总线到下一条总线移位一个八位位组周期的标志。
现在继续对字块和标志的写控制装置MCE+MTR和电路CAL进行描述，由路CAL的结构尽管与在法国专利申请NO87-02892中所描述的那种电路十分相似，但在关于各种连接和与缓冲存贮器管理及写寻址电路CAE互相依存的功能方面有显著的不同。这里要描述的正是本发明的主要目的。
又如图2所示，交换控制单元UCC通过总线BUs与存贮器MCE、MTR和包含在电路CAL中的第一存贮器MCL1的数据及写寻址输入端相连接。该交换单元UCC监控经由交换系统该交换系统的电路方式和分组方式通信的运行，其作用是向在入局复用器中所检测到的和由特定标志识别到的字块发信令。随着更多通信的建立或原有通信的释放，交换控制单元UCC修改三个存贮器MTR、MCE和MCL1中的内容。存贮器MCE、MCL1以及含于电路
CAL中的第二存贮器MCL2都是RAM存贮器，并且每个存贮器包含以可寻址单元数至少等于在各复用器中每帧的数据字块数，而至少为69×16＝1104个单元。存贮器M+R含有与可由各种标志寻址的虚拟电路一样多的存贮单元，对于16个复用器和一个8位标志而言，即有16×28＝4096个单元。在存贮器MCE、MTR和MCL1中的每个单元分别含有4+1＝5位、16+8＝24位、11+2＝13位。
写控制存贮器MCE由11位的地址进行读寻址，每一11位地址包括前4位部分和后7位部分，前4位部分由识别入局复用器序号的字e形成，并由时基BT提供;后7位部分由在入局复用器的帧中的字块的序号形成，并由矩阵MRE的总线DS传送。存贮器MCE中每个单元包含一个s/a位及4个有效位，S/a位用来指示要写入缓冲存贮器的字块是分配给同步通信的，此时S/a＝“1”，还是分配给异步通信的，此时S/a＝“0”;四个有效位用来指示出局复用器S0-S15的二进制码数目nbms，当通信为同步方式时，应当传送要写入该出局复用器的字块。可以看出这是可逆的，根据多点通信的原理，可以在同一个出局复用器中传送来自几个入局复用器E0-E15的字块。因而，如果要一个同步字块传送给三个出局复用器1诸如复用器S1、S4、和S9，则数目nbms应指示数值3＝“0011”。在存贮器MCE中读出的数目nbms的并行位被送到四个输入端的或门Ps和复用器MNB的四个第一输入端，该或门的第一输入端与复用器MXsa的第一输入端相连接。部件Ps、MXsa和MNB包括在图6所示的电路CAE中。首先将位S/a加到复用器METI的一个选择输入端，而后当S/a＝
“0”时，将在存贮器MTR中读出的同步字块的新标志传送给第二读控制存贮器MCL2的一个写控制输入端，包括在电路CAL（图3）中的十六个2输入端与门PA0-PA15的反相控制输入端，以及包括在电路CAE（图6）中的复用器MXsa和MNB的选择输入端。
当建立一次通信时，由单元UCC将分配给这一通信的异步字块的新标志装入翻译存贮器MTR。这个新标志由一个12位地址读出，该12位地址包括前4位部分和后8位部分，前4位部分由字e形成，该字用来识别传送这一异步通信的字块的入局复用器的序号，在8位部分由这些字块的标志组成，而这些字块由输入旋转矩阵MRE的输出总线D0传送的。实际上，存贮器MTR的每一单元包括一个加到复用器METI的第二输入端的新8位标志，以作为报头插入该通信的各字块之中，存贮器M+R的每一单元还包括一个16位字，该字仅包括处于高电平状态“1”的一位或几位，在该16位字中它的序号相当于异步通信字块所送到的出局复用器S0-S15的序号。该16位字的各位分别加到门PA0-PA15（图3）的第二输入端。
现参照图3，读寻址和控制电路CAL包括：十六个先进先出（FIFO）排队器PS0-PS15，一个启动分路器TR的队列读出器，用于有选择地允许写入各排队器的十六个门PA0-PA15，第一读控制存贮器MCLI，一个用于地址读入排队器的复用器MFS，一个用于选择空闲排队器的MGS，以及一个转移控制电路GST，该转移控制电路GST包含有一个两输入端的复用器MLS及两个16级移位寄存器RGV1和RGV2，用于在转移控
制电路CTR0-CTR15中读出帧同步字块和空白字块。所有上述电路具有的功能与在法国专利申请NO87-02892中图2所示的电路功能相同，然而，电路CAL还包括一个第二读控制存贮器MCL2，一个存贮器MCL2的地址复用器MA2，以及一个字块读地复用器MALI。
第一读控制存贮器MCL1至少包括有16×69＝1104个可用的13位单元，这些13位单元在响应由时基提供的11位字AITS的每一帧周期中被循环读出。每个字AITS首先识别与4位字e相应的出局复用器的序号，而后用其余7位识别由出局复用器中一个字块占用的时间段的序号。在存贮器MCL1中每个单元包含有一个11位字AITE，用来识别入局复用器的4位序号和在这一复用器中时间段的7位序号，该时间段由一个入局字块占用，该字块的第一个八位位组应当在相应于该单元的读寻址的时间由相应的字AITS读入缓冲子存贮器MT0。换句话说，存贮器MCL1在每个帧周期中，使出局复用器的时间段的地址AITS，即在缓冲子存贮器MT0-MT15之一的出局总线F0-F15中的一个八位位组地址，与入局复用器的时间段的一个地址AITE，即在一个缓冲子存贮器的入局总线D0-D15中的一个入局八位位组的地址，相一致，这一入局八位位组须在寻址出局复用器的时间段时被读出。如已经描述的那样，存贮器MCL1通过总线BUS与交换控制单元UCC相连接，以便随着在入局和出局时间段间出现的不一致，因而也从属于当建立通信时所检测到的通信的路由，写入入局时间段的地址。该入局时间段的读地址加到复用器MA2的第一输入端。
与入局时间段AITE的每个地址一起，指示同步（S/A＝
“1”）或异步（S/A＝“0”）的位S/A;入局时间段中所含字块的类型;以及启动位ST的一个同步，它仅当相关读地址AITS与出局复帧相一致时才处于状态“1”;也要写入存贮器MCL1的相应单元。因此，在存贮器MCL1中16个单元含有处于状态“1”的位ST，在存贮器MCL1中的其余单元则含有处于状态“0”的位ST。从存贮器MCL1读出的各出局字块位S/A连续地加到分路器TR的一个禁止输入端，复用器MAL的一个选择输入端、复用器MLS的一个选择输入端，移位寄存器RGV1的一个串行输入端以及两个输入端的或门ESA的第一输入端。门ESA的一个输入端与包含于电路CAE（图6）中的或门PVE和与门EAL的第一输入端相连接。从存贮器MCL1读出的位ST顺序地加到复用器MLS的一个直接数据输入端。
第二读控制存贮器MCL2也至少包含有1104个单元。存贮器MCL2的每个单元含有一个10位字，用来识别在写有一个字块的缓冲子存贮器MT0-MT15中一个单元的地址ade。该地址ade包含于电路CAE（图6）中的一个可用单元地址存贮器MAD，以相同于写地址寄存器RAE0（图2）的方法，传送到存贮器MCL2。存贮器MCL2由复用器MA2来寻址，首先通过由时基BT的链路和旋转矩阵MRE的出局总线DS，两者所传送的一个入局字块11位地址，写每个八位位组的前半周期，而后像存贮器MCE（图2）的读寻址一样，通过在存贮器MCI1中所读出的入局时间段地址AITE，读每个八位位组的后半周期。可以看出，加到复用器MA2的写地址e+DS形成了入局时间段的地址，但这些地址是根据在矩阵MRE中入局时间段的时分复用循环和固定顺序，
予以永久地安排的;而从存贮器MCL1读出的地址AITE则取决于要实现的交换方式，并且是完全无顺序的。
存贮器MCL2确保地址的变换，即保证复用器D0至D15的帧中的入局时间段序号与缓冲存贮器MT的单元地址相一致，在该缓冲存贮器中写入了占用入局时间段和入局字块。实际上，如象按照本发明的实施方案所给出的那样，缓冲存贮器的各单元不分配给各预定的入局时间段，也不分别地分配给各入局复用器。在写一个同步字块时，必须将存贮这一入局字块的缓冲存贮器单元的地址ade存贮下来。这一地址ade根据该入局字块的序号e+DS写入存贮器MCL2，并根据将要被入局字块，一个启动存贮器MCL1中读入局字块序号AITE的序号占用的出局时间段AITE的序号，从存贮器MCL2读出。实际上，在存贮器MCL2中缓冲存贮器单元地址的存贮仅仅用于同步字块，并由位S/A＝“1”启动，而位S/A＝“1”是由存贮器MCE（图2）送出，并加到存贮器MCL2的写允许输入端。异步入局字块的缓冲存贮器单元读出地址由排队器FS0-FS15进行管理，这正如在法国专利申请NO87-02892中所描述的那样，并在下文中予以引用。
排队器PS0-PS15属于先进先出（F1F0）的类型，并具有接到可用单元地址存贮器MAD的10线输出总线的数据输入端，单元地址存贮器MAD是传送单元地址ade的。排队器FS0-FS15的写控制输入端分别与寻址门PA0-PA15的输出端相连接;而排队器的读控制输入端则分别与复用器TR的十六个输出端相连接，复用器TR通过反相器电路1NV接收来自时基BT来的字e。从排队器PS0-PS15引出来的10条线的总线加到复用
器MFS的输入端，并由复用器MFS的选择输入端所收到的字 e来选择。存贮器MCL2的10线输出总线和复用器MFS的10线输出总线分别接到单元读地址复用器MAL1的第一和第二输入端，并由在存贮器MCL1中读出的位S/A进行选择。传送缓冲存贮器单元的读地址ADL的复用器MAL1的输出总线与第一读地址寄存器RAL0（图2）的输入端相连接，同时还接到包括在电路CAE（图6）中的两个地址复用器MAEL和MAE的第二输入端。排队器ES0-FS15的空状态输出端分别与复用器MGS的16个输入端相接。并由加到复用器MGS的四个选择输入端的字 e进行选择。复用器MGS的输出端送出一个与字 e所选出的非空排队器相一致的处于状态“1”的位FNV。位FNV传送到或门FSA的第二输入端和复用器MLS的数据插入输入端。复用器MLS的输出端与第二移位寄存器RGV2的串行输入端相连接。
排队器FS0-FS15的写、读操作与在美国专利NO4603416中所描述的，以及在法国专利申请NO87-02892中更为详细描述的写读操作相同。排队器FSj分配给出局复用器Sj，以便存贮写入异步字块的缓冲存贮器MT的单元地址ade;排队器FSj还设计得适合于复用器Sj，以便用平均每十六个八位位组周期一个地址的速率，读出这些地址，只要排队器至少含有一个地址，就读出所写入的字块。正如已经阐述的那样，由于知道存贮器实际上用于读同步字块，所以只有当加到与门PA0-PA15取相输入端的相应值S/a及如到分路器TR的禁止输入端和复用器MALI的选择输入端的相应位S/a分别为低电平状态“0”时，才允许排队器和写入的读出。在写入操作时，当在由翻译
存贮器MTR提供的，同时带有写异步字块的新标志的16位字中，序号j的位处于打开与门PA0＝PA15中门PAj的状态“1”时，排队器FSj存贮一个新地址ade。而后根据仅当从复用器TR的输出端连接到排队器FSj的输入端的字 e等于由“1”表示的二进制编码数j时，从排队器FSj中读中异步字块写入的单元的地址。排队器的读寻址周期取决于根据从15到0递减的出局复用器地址的互补字 e，以便在旋转矩阵MRE的输出端“去对角化”，旋转矩阵的原理在美国专利NO4603416中已进行了说明。根据含在排队器FSj中的单元地址的数目，异步字块的地址刚刚写入之后，将几乎是立即被读出或者脱机读出。而后将读单元地址传送到寄存器MALI的第二输入端，以便将上述地址读出。
十分明显，正如法国专利申请NO87-02892中所描述的那样，写入排队器的各ade地址不由时基BT周期性提供，而是由缓冲存贮器管理和写寻址电路GAE提供的，从而使缓冲存贮器的数据块的存贮时间最佳化。
在每十六个八位位组周期中，复用器MGS检测排队器FS0-FS15的状态，以便当相应的队到为空间时，将空数据块插入到出局复用器S0-S15中，但是相应于由ST＝“1”位指示的插入的出局同步字块这样一些时间段除外。这种插入不同的空白数据块和同步数据块是在电路GST的控制之下，由转移电路CTR0-CTR15进行的。
如图4所示，转移电路CTR0包括八个复用器200至207，它们具有第一和第三并行数据输入端，分别接收来自缓冲子存贮器MT0的出局字块的第一个八位位组中的0-7序号位。以同
样方式，每个其他转移电路CTR1-CTR15，如图5所示的电路CTRi，i从1变化到15，该电路包括八个并行复用器Zi0-Zi7，它们具有第一和第三数据输入端，分别接收来自缓冲子存贮器MTi的出局字块中的序号i的八位位组的序号0-7的各位。包括在转移电路CTR0-CTR15中的复用器的第二和第四数据输入端连到两个布线存贮型只读存贮器，该存贮器分别存有空闲数据块和帧同步数据块的形式。因此，在转移电路CTR0中，根据空数据块和同步数据块的标号“00001111”，复用器200-203的第二和第四输入端处于状态“0”，复用器204-207的第二和第四输入端处于状态“1”。在其他转移电路中，例如在电路CTRi中，根据填入空数据块中的八位位组“01010101”复用器Zi0、Zi2、Zi3、Zi5、和Zi7的第二输入端处于状态“1”，而根据同步字块的八位位组“00110011”，复用器Zi0、Zi1、Zi4和Zi5的第四输入端处于状态“0”，复用器Zi2、Zi3、Zi6和Zi7的第四输入端处于状态“1”。
如图3所示，包括在转移控制电路GST中的寄存器RGV1和RGV2分别接收S/A位和同步位SY，而后者是由复用器MLS导出的。寄存器RGV1的十六个并行输出端分别接到转移电路CTR0-CTR15中复用器的第一选择输入端，而寄存器RGRGV2的十六个并行输出端分别接到电路CTR0-CTR15中的复用器的第二选择输入端。S/A和BY位在寄存器RGV1和RGV2中通过一个寄存级，响应于一个八位位组的时钟脉冲H进行移位，从而S/A和SY位控制着十六个八位位组周期的数据块的各
十六个八位位组向矩阵MRS的八线输入总线F0-F15逐位转移。
根据下面的表Ⅰ，决定了四种类型数据块的转移，即“异步”数据块，例如分组方式数据块;空白数据块;“同步”数据块，例如线路方式数据块和同步化数据块。具体见下表：
表Ⅰ
复用器Z 选择 0 1
FNV ST 输入 S/A SY
分组 1 x 0 0 0
空白数据块 0 x 1 0 1
线路 x 0 2 1 0
同步帧 x 1 3 1 1
在表Ⅰ中“x”符号不是“1”或“0”。因此，当在出局复用器Sj的一个选择时间“ e”＝j，排队器FSj是空闲和S/A处于“0”状态时，将一个空白数据块转移到输出端。反之，当存贮器MCL1在一个读地址AITS＝“j”之后，传送出的S/A＝“1”和ST＝“1”时，将帧同步数据块转移到出局复用器Sj。
现参照图6，缓冲存器内的管理和写寻址电路GAE基本上包括单元释放存贮器MLC和有效单元地址存贮器MAD。存贮器MLC和MAD分别包括1024个4位的单元和1024个10位的单
元，这些单元分别被指定去监视缓冲子存贮器MT0的1024个一个八位位组的子单元，更为一般地说，是监视在存帧器MT中的16个子单元的1024个单元，亦即1024个数据块单元。
对于每个缓冲存贮器数据块单元而言，在存贮器MLC中的各单元存着各个时间的修正数据，这些数据可以读一个写在缓冲存贮器单元中的数据块。开始，当该数据块被写入时，存贮器MLC的单元存着出局复用器的号码，经该复用器数据块将被传送出去，而后，每读出一个数据块，上述存贮的号码减1，直至到零，以便释放缓冲存贮器单元，以用于经由存贮器MA0另外数据块的写入。正如下文中所描述的那样。
参见图6，首先，存贮器MLC与相加器-编码器SOM和多个复用器MNB相连系，开始存贮与该写入的数据块相关的出局复用器的号码，其次，与递减电路DEL和用于上述复用器号码的零测试电路TZ相连系，以便修改上述号码。存贮器MLC还与其他复用器和各逻辑门相联系，适合于写和读在缓冲存贮器单元中偶然出现的各个地址。
复用器MNB的第一输入端接收出局复用器的与从写控制存贮器MCE（图2）送来的，并将要写入的同步数据块相关的4位数nbms。复用器MNB的四个第二输入端连接到具有十六个输入端的相加器一编码器SOM的输出端，上述十六个输出端分别连到排队器写寻址门PA0-PA15的各输出端。复用器MNB的选择输入端接收从存贮器MCE发送来的S/a位。复用器MNB的四个输出端经由复用器MD的各第一输入端选择在另一个八位位组的二分之一周期H/2期间连接到释放存贮器MLC的四个数据输入端。当一个
同步数据块要写入缓冲存贮器时，经该同步数据块将要被送出去的出局复用器的号码nbms在复用器MNB中由S/a＝“1”进行选择，并写入存贮器MLC。
为了写入出局复用器这样一个号码nbms或nbma，写读地址复用器MAEL在其各第一输入端接收从存贮器MAD的ACS+ALS的各输出端送来的数据单元写的10位地址ade，该地址相应于在缓冲存贮器MT中数据要写入的末占用的数据块单元。这样一种写寻址操作是在一个八位位组周期的一半时间完成的，复用器MD和MAEL与在电路CAE中其他复用器MBE和MAE一样，具有多个接收由时基单元BT送来的八位位组数据信号H的输入端。
由于起始的写操作启动装置包括有四个输入端的或门Ps，十六个输入端的或门Pa和复用器MXsa，上述的写操作是被批准的。或门Ps的各输入端接收写控制存贮器MCE中读出的4位数，并当出局复用器号码nbms对于同步数据块来说至少等于“1”时，送一个“1”到复用器MXsa的第一输入端。或门Pa的各输入端分别连接到门PA0-PA15（图3）的各输出端，结果，当至少排队器写地址门PA0-PA15中的一个和当从翻译存贮器MTR中读出对于同步数据块的出局复用器号码nbma至少等于1时，送一个“1”到复用器MXsa的第二输入端。复用器MXsa的第一和第二输入端分别由S/a位的“1”和“0”状态来进行选择。复用器MXsa的输出端连接到或门PVE的一个第一输入端，而PVE的输出端接到存贮器MLC的一个写启动输入端。因此，从存贮器MCE和MTR读出的数nbms和nbma至少等于1的写操作是当分别S/a＝“1”和S/a＝“0”时在存贮器MLC中启动
的。
在读操作时，释放存贮器MLC是由复用器MALI（图3）的输出端传送的10个并行读地址ADL位来寻址的。这个缓冲存贮器数据单元的读地址ADL等于同一数据块单元的写地址ade，每次在读已写入的数据块之前都要进行传送，这种读操作是随修改相应出局复用器号码nbma而重复地进行。
从存贮器MLC读出的出局复用号码首先在递减电路DEC中减1，DEC电路有四个接到存贮器MLC的各数据输出端的输入端，四个接到或门OAL的各输入端和测试电路T2的号码输出端，和一个连接到电路T2的一个复位输入端的符号输出端。电路T2的四个输出端经由复用的MD的第二输入端接到存贮器MLC的各数据输入端。继读入存贮器MLC中的号码nbm减1后，电路DEC发送二进制编码号码nbm-1以及符号位SIG，在测试电路TZ中，当（nbm-1）为正或负时其符号位等于“1”或“0”去与“0”进行比较。如果SIG＝“1”，则大于或等于零的号码（nbm-1）不进行修改，并写入存贮器MLC具有地址ADL的同一单元，根据S/A＝“1”情况下同步数据块的读操作，或根据排队器不空的异步数据块的读操作，这样一种写操作是在缓冲存贮器中的写入数据块被重新读出的事件中实现的，或者，除非是由上次读出的;这一写操作是通过接到或门PVE的第二输入端的或门ESAC（图3）来管理的，值得注意的是，地址ADL还用于号码（nbm-1）的写地址。如果STG＝“0”，号码（nbm-1）等于-1，则测试电路在存贮器MLC中重新写入号码nbm＝0;这意味着读出的nbm号码已经等于0，还意味着在缓冲存贮器地址ADL单元中已
经没有写入的数据块要顺序地读出了。
存贮器MAD的有效单元地址形成一种电路，用于存贮缓冲存贮器MT的数据块单元的各种条件和用于得到各个空闲地址ADL。存贮器MAD基本上包括一个1024中一位单元的矩阵和一个缓冲存贮器单元地址编码电路。该矩阵的各单元分别分配给缓冲存贮器MT的各数据块单元，并且每一个单元存贮一个缓冲存贮器的单元的有效性条件位。当该缓冲存贮器单元是空闲时，则该条件位处于高电平状态“1”，因此准备存贮来自入局复用器的数据块。当缓冲存贮器的单元已被写入的数据块占用时，这些数据块将随着存在存贮器MCL的号码nbms或nbma的修改，一次或几次地予以读出，该条件位将处于低电平“0”。存贮器MAD中的编码电路接到矩阵所有单元的各输出端，以便根据一个预先确是的单元的优先级，在矩阵的各单元中选择一个具有条件位为“1”的单元，从而将永久地得到一个选择等于缓冲存贮器的相应数据块单元写地址ade的空间矩阵单元。
由复用器MBE的一个反向输出端将各条件位传送到存贮器MAD中所有矩阵单元的数据输入端DE。矩阵的各单元由复用器MAE进行写寻址，MAE的各输出端接到含在存贮器MAD中矩阵的行、列解码器的10线地址输入端ACO+ALI。每次写操作是通过双输入端或门PAE向存贮器MAD的写启动输入端ECR送一个“1”位来管理的。或门PAE的第一输端与复用器MBE的一个第一输入端一起接到复用器MXsa的输出端。门PAE的第二输入端接到与门EAL的输出端，门EAL具有一个反向输入端连到或门OAL的输出端，以及接到复用器MBE的第二输入端，门EAL还
有一个直接输入端接到或门ESA（图3）的输出端。正如已经说明的那样，写地址复用器MAE的第一组十个输入端和第二组十个输入端分别接到存贮器MAD的输出端ACS+ALS和复用器MALI（图3）的各输出端。
在第一个二分之一八位位组周期基期间，当一个数据块要写入缓冲存贮器MT的具有来自存贮器MAD的输出端ACS+ALS所提供的地址ade的空闲单元时，无论相应的写入存贮器MLC的号码nbms或nbma以及因此门OAL和EAL的输出条件如何，如果从存贮器MCE读出的对于同步数据块的号码nbms至少等于“1”，或者从存贮器MTR中读出的代表用于异步数据块的号码nbma的十六位码中至少一个处于状态“1”，则复用器MBE的第一组输端和写管理门PAE通过复用器MXsa接收“1”位。然后，地址ade经复用器在这个单元中写入新的“0”条件位，对在存贮器MAD的矩阵中的相应单元进行寻址。继这个写操作后，输出端ACS+ALS导出一个新的空闲单元地址，用于将要写入的数据块。
而后，只要相应的每次读数据块而随之递减的号码nbms或nbma不到零，则门EAL保持闭合，且在存贮器MAD的相应矩阵单元中条件经不发生变化。实事上，虽然这个单元的地址ADL被送到复用器MAE的第二输入端，但是PAE仍然闭合。
在第二个八位位组时钟周期管期间，当相当读出的号码nbms或nbma，且在电路DEC中递减到零时，在读完最后一个读数后，门OAL的输出端的状态转变为状态“0”，并使门EAL开启，并且经复用器MBE的第二输入端送一个状态“1”位到存贮器
MAD的DE输入端。这个状态“1”位写入电经复用器MAE的第二输入端传送来的地址ADL进行寻址的矩阵的相应的单元之中。当对于同步数据块S/A＝“1”或当各排队器FS0-FS15为非空闲状态时，而这一非空闲状态是由FNV＝“1”表示的，这一写操作是由门EAL的直径输入端处于状态“1”和门PAE的第二输入端处于状态“1”来启动的。指示具有地址ADL单元的非占用状态和刚刚被释放状态的“1”条件位将不予以变更，直至由在存贮器MAD中的编码电路为了写入在缓冲存贮器MT中的另外一个数据块而将其选中为止。
虽然上面的描述涉及一种交换同步的和异步的数据块的混合交换系统，但是这样一种系统或一种类似的简化的系统能够仅仅用于交换同步数据块，或者仅仅用于交换异步数据块，而对于复用器而言，只是传送同步数据块或异步数据块不同而已。
对于只交换同步数据块的系统，存贮器MTR和排队器FS0-FS15连同相关电路PA0-PA15，TR、MFS、MGS和具有由S/a和S/A位选择各输入端的各个电路都可以去掉。已知从平均的角度来看，一个回寄数据的存贮时间，即由该数据块的序号e+DS触发的写入时间到由相应出局时间段地址AITS控制的最后读出时间之间的时间小于二分之个帧周期。缓冲器MT的容量可以减少一半，即（64/2）×16＝512个数据单元。
对于只交换异步数据块的交换系统而言，存贮器MCE和存贮器MCL2连同与之相关的复用器MA2和具有由S/a和S/A位选择各输入端的各个电路都可以去消。对于具有64个10位地址容量的排队器地址长度，由于这个数字可能小于复用器中每帧的数据块的
数目，为16个出局复用器S0-S15在一个帧期间设计的（64×16）＝1024个异步数据块的最高寻址提供了一种极低的概率。实际上，缓冲存贮器的容量至少可能减小回信，即（64/4）×16＝256个数据单元的容量。同时保持每个排队器的64个10位地址的容量。
当然，由于通过缓冲存贮器管理和写寻址电路CAE（图6）执行的存贮单元的释放过程，这些缓冲存贮器容量的不同程度的减小是可以预料到的。
最后，根据其他各实施例，该交换系统仅用于点对点通信而交换同步和/或异步数据块时，针对数nbms和nbma总等于1，从而释放存贮器MLC和相关的电路Ps、Pa、SOM、MNB，MD，PVE，MAEL，DEC，TZ，OAL和EAL等可以去掉。