集成电路的保护结构.pdf

本发明涉及一种集成电路输入的过压保护结构，特别涉及一种CMOS/SOS集成电路输入的过压保护结构。
    在现有集成电路输入的过压保护结构中，性能较好者有如Cohen等人提出的在输入端与地线之间设置45°锯齿状平面间隙电弧放电的保护结构（Cohen    and    Caswell，“An    Improved    Input    Protection    Circuit    for    CMOS/SOS    Arrays”，IEEE    Trans.Vol.ED-25，No.8，1978）。这种保护结构能够承受从-2300伏至+2500伏的电压。图1（a）和（b）分别示出它的几何图形及电路图。这种保护结构除了过压保护能力尚不理想之外，还由于它是靠锯齿尖端的电弧放电承受过压冲击的，每当经受一次过压冲击放电往往会要烧毁一个锯齿，因而它能承受过压冲击的次数就受到有限锯齿数的限制。

    为了克服现有技术的缺陷，本发明提出一种与现有集成电路工艺相容器的在集成电路输入端与地线之间并列设置放电间隙与电容器的保护结构。放电间隙就是在集成电路芯片表面布敷的金属输入引线与金属地线之间留置的矩形平面间隙。与其并列设置的电容器是二氧化硅介质电容器，它利用集成电路芯片有源器件区以外的二氧化硅层作介质，以布敷在它上面并与输入端（或地线）连通的金属层为上电极，以埋设在二氧化硅层下面并与地线（或输入端）连通的导体或半导体作下电极。

    在本发明适用于CMOS/SOS集成电路输入过压保护结构的一项实施例中，用淀积在兰宝石衬底上的多晶硅半导体作二氧化硅介质电容器的下电极，图二（a）是它的剖面结构示意图，图二（b）是俯视图。它使布敷在芯片二氧化硅表面的输入端金属引线（4，14）在一个二氧化硅窗孔（7，17）与淀积在兰宝石衬底（1）上的多晶硅半导体（2，12）键合，并在键合点附近多晶硅上方的二氧化硅上布敷金属地线（5，15），使得在地线与输入端之间连接了一个金属-二氧化硅-多晶硅的垂直叠层，构成二氧化硅介质电容器。在输入端引线与地线地接近处留置的间隙（8，18）构成水平方向过压放电的矩形间隙，它与上述二氧化硅介质电容器并列。图三示出该项输入过压保护结构的等效电路图。为了使放电过程能及时散热，对放电间隙及其周围表面的钝化层挖开一个散热窗口（9，19）。矩形放电间隙的宽度在8至12微米范围内，长度为宽度的3至4倍，散热窗口的长和宽分别比放电间隙的长和宽增加10至20微米。

    本发明上述在集成电路输入端与地线之间并列设置二氧化硅介质电容器与矩形水平放电间隙的过压保护结构，其保护能力超过现有只设放电间隙的保护结构，且放电过程更为安全，不易烧毁。

    【附图说明】

    图1为现有集成电路输入过压保护结构，a）为锯齿状放电间隙结构的俯视图，b）为电路图。

    图2为本发明适用于CMOS/SOS集成电路输入过压保护结构的一项实施例结构示意图，a）为剖面结构示意图，其中1为兰宝石衬底，2为多晶硅半导体，3为二氧化硅层，4为输入端金属引线，5为地线，6为二氧化硅钝化层，7为键合孔，8为平面放电间隙，9为钝化层散热孔;b）为俯视图，其中12为埋在二氧化硅层下面的多晶硅半导体，14为输入端金属引线，15为地线，17为键合孔，18为平面放电间隙，19为钝化层散热孔。

    图3为本发明适用于CMOS/SOS集成电路输入过压保护结构的一项实施例等效电路图。