本发明与数据处理系统集成电路有关，更具体地说，与含有输入/输出电路元件的集成电路有关。 数据处理系统含有的电子部件通常是装备在硅芯片上的集成电路中。这些集成电路中含有为实现电路功能所需的三极管、电阻和电容元件。这些电路元件在硅芯片上的放置或排列对于在集成电路上实现高密度电路排列是极端重要的。由于正是输入/输出电路提供了“外部边界”与内部集成电路芯片功能之间的接口，所以输入/输出电路对集成电路的设计提出了特殊的问题。
装配输入/输出电路的一种典型的已有工艺过程被称作“保留单元法（reserve cell approach）”。“保留单元法”的实例见于美国专利4，731，643号及美国专利4，746，966号。根据这种保留单元技术，在集成电路片上的指定区域被留给输入/输出电路。典型情况是这些区域（或者称作单元被放在电路芯片的周边，因为传统上输入/输出电路与外部电路的连接部都放在集成电路片的边缘。这些区域对于实现最大预期功能的输入/输出电路是足够地，包括驱动、接收、工作负载（pull-up）以及其他电路功能（每一个区域都可供最大设备尺寸所用）。这些保留区域保留单元的数目即确定了半导体芯片设计所允许的输入/输出电路的最大数量。典型情况是，提供一组彼此兼容的电路配置，它们完成所需要的每一项基本输入/输出功能，例如驱动功能、接收功能、等等。然后设计者将在这些基本配置当中进行选择，以构成所需要的总体功能。这些组成部分被放置在给定的输入/输出单元内的预定位置上。采用这种方法的生产能力通常是极高的，因为每一个基本功能只需设值一次。然而，由于多种原因使生成的集成电路设计的密度很差。首先，在预期最坏可能的相邻电路配置情况下，必须使输入/输出单元彼此分隔开。第二，必须在这些单元中保留出特定的空间供每种基本输入/输出功能的最大预期样品占用。第三，任何没有使用的输入/输出单元空间不能转让给内部功能电路，因为它是被分隔成碎片的，所以难于有效地放置和连线。第四，输入/输出电路配置通常与组装联接节（package connection pitch）（或输出管脚焊接点联接端（output pin pad connections）相联。这些输入/输出联接端的限制通常对输入/输出电路的密度设置了极限。
集成电路输入/输出电路设计的第二种传统途径是所谓“集成功能（integrated function）”法。集成功能法实际上是一种完成按具体需要进行设计的一种方法（full custon design method），换句话说，没有为输入/输出电路留下特定区域。传统上，输入/输出电路总是出现在集成电路芯片的周边。这又是因为输入/输出电路提供了与“外部边界”的接口，这意味着输入/输出电路直接与芯片周边的焊接点联接端（pad connections）相联。按照这种方法，对输入/输出基本功能的每一种组合都要完成一个完全的配置。例如，如果一种功能有两个驱动器类、两个接收器类、以及一个工作负载电阻（pull-up load resistance），那么就会需要3×3×2次（即18次）配置。如果希望有多种构成因素（form factors），则配置数目还会加倍。例如，一种构成因素可以是下列各项中的任何一项：（1）高薄配置，（2）方形配置，（3）L形配置，（d）两种配置：每一种配置对应于连线网格的一种取向。其最终结果可能是使每一个输入/输出电路都成为一种特制的配置（custom layout）。这种方法能使集成电路设计得很微密，但这种方法浪费劳动力。
上面提到的保留单元法所存在的两个保留空间问题都被集成功能法排除掉了，因为这里没有输入/输出单元要保留没用的区域。然而，可以达到的密度仍受到限制，因为考虑到可能的电路干扰（配置干扰），一个输入/输出电路的各组成电路仍必须与其他输入/输出电路的组成电路分开。与外界相联的一个弥散区（diffusion region）必须与任意类型的另一个弥散区远远分开，可能要在中间插入一个或两个保护环。在一个电路内部的组装是按规定制的，但彼此相邻组装的不同功能可能会造成“构成因素（form factor）”的矛盾，这也使总密度受到损失。
开发的集成电路配置的另一类技术，称作“位层积配置（bit stack layout）”。根据位层积配置原理，电路的位置是由那些电路的连线所限定的。传统上，在位层积结构的半导体设备中的集成输入/输出电路位于芯片的周边。在小尺度集成电路设计中这不成问题，因为芯片边缘与芯片上任何其他电路都相距不远。然而，在甚大规律集成电路（VLSI）中，芯片边缘与芯片内部是处完全不同的位置。然而，输入/输出功能仍是放在芯片边缘，这是因为（1）输入/输出电路靠近集成电路组件联接焊接点（package connection pads），（2）馈给输入/输出电路的总线包括通常位于边缘的供电总线，因为它们不必通过内部电路来馈送，（3）在互补MOS（金属氧化物半导体）集成电路中。存在一种称作“锁住（latch up）”的寄生效应，为了使内部芯片避免“锁住”，便将输入/输出电路（由于和外部环境的相互联接引起输入电压的变化，使输入/输出电路更易于发生锁住）分开放置并用保护环使它们与内部电路绝缘，这也使得要把它们放在边缘，（4）输入/输出电路是大型电路，而传统的组合设计规定小型电路放在一起以减小连线尺寸并将大型电路放在其他地方。
美国专利4，006，492号是位层积结构的一例，题为“高密度半导体芯片组合”。这一专利以实例说明了一种半导体芯片配置方法，它为一组逻辑单元（cells）提供了一种按列排列的方式。另一个实例是美国专利3，999，214号，题为“可连（电）线的平面型（Wirable planar）集成电路结构”，它显示出电路功能安排在各单元中，而这些单元被安排成单元正交陈列，它们基本上沿两个正交方向相互平行。另一个实例是美国专利3，798，606号，该专利提出一种基片（substrate），它为若干单片电路模块提供相互电连接的通道，而每一个电路模块伴随有由内部电路进行数据处理的单独的数据位（distinct bits）。再一个例子是美国专利3，968，478号，题为“MSO接口电路的芯片拓扑结构（topography）”。这一专利提出外国输入/输出电路的部分定制配置（partid custom layout），而同时说明了采用位层积方法进行内部电路设计。日本专利申请58-137229号题为“半导体装置”（摘要），它举例说明一种电路配置，给出一种联线最佳化技术，提出将输入/输出电路单独放置。
最后，欧洲专利申请0052828号举例说明了内部电路按位层积结构配置，但也表示出了输入/输出电路安排成沿芯片周边位置的保留单元。
上述位层积结构实例一致提出，将输入/输出电路作为非集成电路部件来配置，而且在集的电路周边区域为它们提供位置。而本发明的目的是提供一种集成输入/输出电路配置方法，它增大了集成输入/输出电路在整个集成电路芯片配置中的密度。
本发明提供了放置输入/输出电路部件（Components）的一种方法。这些部件被放置在一个半导体基片上。该半导体基片还包括输入/输电路以外的其他电路。为处理含有多个位的数据字内的每一个单个位信息，都各自提供了一个输入/输出电路。该方法包含的步骤是：（1）将每个输入/输出电路分成若干组，每一组含有相似的功能子部件（subcomponent）;（2）将每个输入输出电路的子部件构成一垂直纵列（Column），并将这些子部件连接起来以实现其功能;（3）将所述各列相邻排列，形成一组纵列，使其相似的子部件直接彼此相邻，构成所述相似子部件的行（row）组;（4）必要时在子部件行组周围构成保护环。
本发明还提供了一组输入/输出电路。这组电路被放置在一个集成电路基片上，该基片上还包含有输入/输出电路以外的其他电路。输入/输出电路组包含有多个垂直到电路部件（Component），其中每一垂直列用于处理一组二进位（bit）中单个信息位所需的全部输入/输出电路部件，而横穿这一组垂直列的各行（row）含有所述输入/输出电路中的相似装置（device），而且至少一个保护环含有这种部件行组中的至少一行。
通过下面参考附图描述本发明的最佳实施例，将会更好地理解本发明的上述目的及其他目的、特性及其优点。
图1A是驱动器电路示意图;
图1B是接收器电路示意图;
图2是对于图1A和图1B所示3个驱动器和接收器电路采用常规配置方法得到的配置图;
图3是表示用于电路装置配置的本发明方法的流程图;
图4说明对相同部件进行分组的步骤;
图5说明将每个部件伸直成子部件垂直串（string）的步骤;
图6说明将各子部件串排成水平行（row）的步骤;
图7说明了将子部件水平组合（packing）在一起去重迭串边缘的两个步骤，以及将各行切割成方便长度的宏电路（macro circuit）的步骤;
图8说明增加保护环的步骤;
图9说明使用本发明的一个实际配置。
本发明涉及输入/输出电路在一个半导体装置中的配置。如前面所讨论的那样，本发明的目标是提供一种方法，使得在半导体装置表面上为输入/输出电路所需的表面面积达到极小。I/O（输入/输出）电路：（1）提供缓存/放大以驱动芯片外（off-chip）部件;（2）提供对内部电路的保护;（3）调整输入信号以产生合适的电平去驱动内部电路;（4）将外部边界与芯片隔离，以实现芯片内的测试。应该理解，为了适当地利用本发明，被制作的集成电路应含有多个输入/输出电路。此外，本发明对于大量电路被集成于单个本导体基片上的情况将显示出最大的优越性。
图1A和图1B表示出输入/输出电路的两个部分。应该理解的是，在一个集成电路芯片的配置当中必需提供多个这类输入/输出电路。在图1A和1B中的具体电路只是提供来作为举例，而应用于这些电路的同样方法也可以应用于其他输入/输出电路。在图1A中，驱动器控制电路8由二个与非（NAND）门10和14组成，它们联接到一个禁止输入端5和一个数据输入端7。再有，禁止输入端5与反相器12相联，反相器12又与非（NAND）门14输入端相联。与非门10的输出驱动一个P通道装置16。与非门14的输出驱动一个N通道装置18。P通道是16与Vdd及输出端19相联，输出19将从集成电路本身提供给一个垫片（pad）或输出管脚（pin）。类似地，N通道装置19联在地和输出端19之间。P通道装置16是一个P通道场效应三极管。类似地，装置10是一个N通道场效应三极管。
图1B是被制作的输入/输出电路的另一部分。在图1A中提供输出信号的焊接点（pad）也与图1B中的电路相联。在线19上的信号被提供给接收器电路20，接收器电路20在线21上给出一个输出向半导体装置内部电路。同样，线19与两个二极管22和24相联。二极管22又与Vdd相联，而二极管24与地相联。二极管22和24提供了对接收器20的静电放电保护。图1A和图1B中的电路被制作在一起，提供出一个双向输入/输出电路。如上文所讨论的那样，使用了多个这类电路，以便为集成电路芯片提供输入/输出数据流。
由三个如图1所示的这类输入/输出电路的传统配置方式示于图2。这三个输入/输出电路的配置是根据已有技术来设计的。典型的输入/输出电路将被装配在芯片边缘26，它含有二个静电放电二极管22和24，其配置如图所示。再有，P通道装置16的放置如图所示，它包含有二个保护环15和13。在P通道装置16的临近处是N通道装置18，它包括保护环17。靠近N通道装置18的是接收器20。在接收器20的另一侧放有驱动控制8。这些装置将于一个金属层（未画出）相互联接。然而，如图所示的类似的输入/输出电路可以类似的形式（fashion）配置。
图3表示本发明的用于在一块集成电路半导体装置上提供多个输入/输出电路的一种更有效的配置方法。在步骤50，总输入/输出电路被分成若干部件。在输入/输出电路中有三个基本部件：输出控制驱动电路（OCD），静电放电保护电路（ESD）以及接收器电路（RCV）。在步骤52，相同部件被分在一组。换句话说，所有驱动器电路放在一组（如果存在两个明显不同的驱动器类型，则应构成两个驱动器组），所有ECD电路放在一组，所有接收器放在一组然后分别处理每一组部件。例如，如图4所示，驱动器电路、接收器电路及ESD保护电路被组合在一起。需要说明的是图4所示的这些配置与用现有技术的由图2所示部件相似。然而各部件彼此相对位置现已改变了。
然后，以驱动器电路为例，在步骤54，相似部件又伸直成子部件的垂直串。图5中给出驱动器电路这样相似的举例，这里驱动器电路14被放在N通道装置18的顶上，后者又放在P通道装置16的顶上，而装置16又放在驱动控制电路10的顶上。
在步骤56（图3），将这些电路水平组装，使它们的串边缘重迭。这示于图7。再有，在步骤60（图3），各行被切成有方便长度的宏电路（macros）。换句话说，一旦水平组装起来相似的装置随后便被切成被复制的宏装置（macro devices）。这两步都示于图7。图中给出水平组装以使边缘重迭，这里是把N通道装置18的单个保护环拿掉以后的情况，并把N通道装置18直接与N通道装置18′以及其他N通道是相邻放置，如图所示。这两个N通道装置能放置得彼此靠近，因为二者的配置规则完全相同，而且对二者的抗闭锁（anti-latch-up）约束也相似（去掉中间环可以允许处于闭锁状态的一个驱动器去取用和它在一起的第二个，但即使是一个驱动器处于闭锁状态也是致命的问题）。然后，由一个保护环122包围所有这些装置（图7中所示为4个）。类似地，P通道装置16及16′也彼此邻近放置，然后，用二个保护环108及120包围所有这些装置，这与现有技术所讲的用单独保护环对来包围的作法相反。驱动控制电路14和14′也彼此靠近放置，如行100和102所示，因为它们二者的配置规则也完全相同。在该实施例中，这就是包括二极管12（未画出）的驱动控制与非门14。类似地，驱动控制与非门10将放在P通道输出装置16邻近，如图所示。
步骤62（图3）在必要时对子部件行提供增加的保护环。在实践中保护环将制成通用的，并按图8所示来提供。现在，保护环122（图7）变为保护环104，它延伸到驱动控制部分100和102这是用于N通道装置18（代表与非门14和二极管，以及反相器12）。保护环104与保护环106相同，它包围P通道装置（如P通道装置16），并在由区域130和132组成的非门10驱动控制部分中提供隔离。将图7，特别是图6，中的保护环122、120和108与图8中的保护环结构104、106和108相比较，可以明显看出，通过使用保护环，已实现了相当大地空间节省。
然后，在步骤86，这宏部件用于制作所需数量的输入/输出电路。对接收器电路，步骤64、66、68、70及72与驱动器电路的步骤54、56、58、60及62完全相同。所以这些就不再讨论了。
对于静电放电装置（ESD）保护，步骤74确定是否其他部件是自保护的。如果这些其他部件是自保护的（例如利用内部接线端子（clamps）），那么根据步骤88的方法删掉所有的外部静电放电保护装置。然而，如果接收器和驱动器不是自保护的，那么根据步骤76的方法，这些部件被伸直成子部件垂直串，所采用的方式与步骤54对驱动器电路采用的方式相似。类似地，步骤78、80、82及84与用于驱动器电路的步骤56、58、60及62完全相同，将不再讨论。驱动器电路的部件（elements）不需要单独的静电放电保护，因为这些部件包含有寄生三极管自保护机制（见这里引入作为参考文献的AT9-90-006）。
图9是对于一组OCD采用图3所示方法得到的实际配置图。需要指出的是，该配置表示P通道输出装置16带有N+散射保护环108以及N-阱（well）保护环104和106。类似地，所示控制驱动电路100和102有保护环104。还表示出N通道装置18及P通道装置16。在图9下部显示出P通道控制电路130和132。
通过采用本方法，可以将集成电路配置好，它包括由相似制作过程得到的装置所组成的宏装置，这些宏装置组装在一起并共用保护环。再有，具相反特性的装置可以相邻放置并共用保护环。通过采用本方法，所得到的输入/输出装置拓扑结构将使电路按位平行方式排列，其相似电路部件水平相邻。
尽管已经参考所列举的实施例描述了本发明，但这种描述不应被认为是对本发明的一种限制。对于熟悉本领域的人而言，参考本文的描述对本发明所描述的实施例及其他实施例做各种修正显然是可以做到的。所以这些都属于本发明的权利要求所限定的本发明的范围之内。