为实现静电放电保护而 使用非电阻特性物质 的半导体元件 本发明涉及一种保护半导体芯片以防止ESD静电放电(Electro-StaticDischarge)、浪涌脉冲(Surge Pulse)及杂波造成的冲击、损伤及错误动作的半导体元件，特别涉及一种与另外保护电路(protecion circuit)无关而可保护半导体晶片以防止外部不正常电压的半导体元件。
图1为通常的公知ESD保护电路。
参照图1，通过输入焊接点10所输入的外部信号通过ESD保护电路20经过前置缓冲器(Prebuffer)30后，输入芯片的内部电路40。ESD保护电路20、前置缓冲器30及芯片的内部电路40由供应电源线50供应供应电压(Vdd)，由接地电源线60分别供应接地电压(GND)。
ESD保护电路20是以起二极管作用的PMOS(P通道金属氧化物半导体)晶体管21及NMOS(N通道金属氧化物半导体)晶体管22所构成。PMOS晶体管21的栅极、漏极及井连接于供应于供应电源线50，源极连接于连接输入焊接点10和前置缓冲器30之间的导线70的任一节点N1，在上述节点N1和供应电源线50之间起二极管作用。NMOS晶体管22的栅极、漏极及井连接在接地电源线60，源极连接于上述节点N1，在上述节点N1和接地电源线60之间起二极管作用。
ESD保护电路20在输入焊接点10所传输的输入信号中只使一0.7V-5.7V(动作电压为5V时)间的输入信号通过前置缓冲器30端，至于另外的电压电平，则利用PMOS及NMOS晶体管21、22的二极管作用，使其绕到供应电源线50或接地电源线60而通过，以完成ESD保护电路的功能。
结果，以往为保护ESD而在制造芯片的过程中使用ESD保护用晶体管，所以有以下问题：因半导体芯片细微化及高集成化加速而ESD电路占有面积比芯片的内部电路相对地增加。此外，因提高ESD内压特性的制造过程开发困难等而限制了ESD保护。
再者，为了解决将半导体芯片装在衬底上时经常成为问题的信号杂音问题，以往将齐纳二极管(zener diode)、二极管阵列滤波器(diode array filter)或继电器电路等追加地装在衬底上而解决信号杂音问题，但此产生追加的费用，高频杂音造成的半导体芯片错误动作仍然是问题。
本发明地目的在于提供一种在封装芯片的制造过程中实现ESD保护芯片的内部电路而带来半导体元件高集成化、高可靠度、高安定性及节省费用的半导体元件。
本发明的另外目的在于提供一种在制造芯片的过程中实现ESD保护，但与另外使用ESD保护用电路无关而解决制造过程上的困难的半导体元件。
为了解决上述目的，本发明在于封装为预定制造过程所完成的半导体芯片的引线框架，利用在特定电压具有导电性的非电阻特性物质连接上述引线框架各自的输出入插脚等。
本发明半导体元件的其他特征，是使用封装为预定制造过程所完成的半导体芯片的模制化合物(moulding compound)作为在特定电压具有导电性的非电阻特性物质，用上述非电阻特性物质连接所具有的输出入插脚等一端。
本发明半导体元件的另外特征，是在于具备电源线与连接输出入焊接点和芯片的内部电路的信号线的半导体元件，利用在特定电压具有导电性的非电阻特性物质连接上述电源线和上述信号线。
此外，本发明半导体元件的其他特征，是在于具备封装时要引线键合(wire bonding)的多数焊接点的半导体元件，利用在特定电压具有导电性的非电阻特性物质互相连接上述各个焊接点等。
图1为根据公知技术使用ESD保护电路的电路框图，
图2A及2B为显示完成封装的使用非电阻特性物质的本发明实施例的引线框架的平面图及截面图。
图3为如图2A及2B，在引线框架上半导体芯片封装完成状态的截面图。
图4为显示本发明其他实施例的截面图。
图5A及5B为显示为本发明而新制造的变阻器具体构造的平面图及截面图。
图6A为显示在制造芯片的过程中使用非电阻特性物质的本发明一例的电路框图。
图6B为显示在半导体衬底上实现如图6A的电路的实施例的平面图。
图7A及7B为显示在制造芯片的过程中使用非电阻特性物质的本发明其他实施例的平面图及截面图。
以下，参照附图，对本发明的实施形态加以说明。在各实施形态间共同的部分、部位用同一标号，对重复的说明省略。
通常碳化硅变阻器和氧化锌变阻器等之类的非电阻特性物质和二极管类似，是具有电流对电压曲线的非线性的物质，若是特定电压电平(变阻器时是隧道电压)以下：则变为可忽视程度的极微少泄漏电流流动的绝缘体而动作，若是其超过的电压电平，则当作具有极低电阻值的导电体而动作。具有这种非电阻特性的物质等，目前正广泛地用于各种系统、模组的保护元件及避雷器等。
本发明的一实施例因利用例如碳化硅及氧化锌变阻器之类的非电阻特性物质互相连接多个引线框架，而完全不受占有面积问题及制造过程问题限制，实现封装完成，ESD保护及防止杂音的目的。
图2A及2B为根据本发明一实施例的完成封装而使用非电阻特性物质以实现ESD保护及防止杂音的目的的引线框架的平面图及截面图，图3为封装后的芯片截面图，图面符号(a)显示模制区域(molding compound area)，(b)显示封装后露出外部的插脚区域，(c)显示封装后模制内部的插脚区域，(d)及(h)显示非电阻特性物质区域，(e)显示引线区域的小芯片上有芯片(chip on die)，(f)显示公知的引线框架截面区域，(g)显示使用电阻接触物质的电极区域，101显示输出入插脚，102显示封装前的半导体芯片(Die)，103显示键合线(wire)，105显示电极，106显示非电阻特性物质。
如图2A、2B及图3，根据本发明一实施例的引线框架在模制内部区域(a)，各自的输出入插脚101等一端全部为非电阻特性物质106所连接，并且使例如铂、金、银等之类的电阻接触物质的电阻介于使非电阻特性物质106和输出入插脚101接触的界面。
在图2A、2B和图3中，非电阻特性物质106呈四角形的嵌板图形，但此物质呈什么形状都可以。即，无论是磁芯形成圆形，呈什么样的形状，都可全部连接输出入插脚101的一端即可。
此外，由于不需要以往使用的连杆(tie-bar)，所以最好切断除去。
如上述结构的引线框架制造方法有各种方法，但例示其中的一种。
首先，制造具有下述特性的非电阻特性物质的试片(specimen)、隧道(Tunneling)电压具有为半导体元件的驱动电压的5V，最大箝位(Max，Clamping)电压3000V，反应时间(Response Time)1ns以下，此时，试片大小是在模制内部区域(a)可全部覆盖各自的输出入插脚101等一端的一部分程度的宽度(图2A的(d)和考虑以后的封装制作过程而使其具有最大1mm以下的厚度。
其次，在引线框架底面形成电极后，使试片粘在图2A的(d)区域上，以约200℃温度实施热处理过程。
使用如上说明所制造的本发明的引线框架进行以后的一般封装过程，就可制造前述如图3的新形态半导体芯片，并且该芯片如在以后的作用说明也显示，可实现ESD保护，所以也可以在制造芯片的过程中不制造另外的ESD保护用晶体管。
以下，研究具有如图3的本发明引线框架的半导体芯片。
通过输出入插脚101而超过动作电压的ESD或浪涌电压流入所封装的芯片内部时，非电阻特性物质106会起导体作用。因此，借助应力脉冲(StressPulse)在通过键合线103而流入芯片内部以前，通过电阻更低的非电阻特性物质106而绕到接地端的输出入插脚，可保护半导体芯片以防止ESD、浪涌或杂音。
另一方面，流入0-5V之间的正常输入信号时，非电阻特性物质106会起绝缘体作用，将全部的正常输入信号传到芯片内部。
由于这种动作，引起框架的各个插脚会起非电阻特性物质的电极作用，因此电极存在于非电阻特性物质的同一表面上。
图4为显示本发明其他实施例的截面图，如图所示，不是将各引线框架的一端直接连接(附着)于非电阻特性物质106，而是使用双引线键合方法连接引线框架和非电阻特性物质106的状态。
也就是，封装过程时，在为放置芯片102而使用的连杆107上形成非电阻特性物质106和电极105，将电极105和各引线框架101先利用第一引线103a键合后，再将上述电极105和芯片102的焊接区利用第二引线103b键合。这种本发明的其他实施例和前述一实施例不同，具有以下优点：不需要为使引线框架和非电阻特性物质互相粘接而进行的热处理过程、两个排列及为此排列的装置等。
图5A和5B为显示本发明新制造的变阻器详细构造的平面图及截面图，如图5A及5B，在和模制内部的引线框架引着或键合部位的非电阻特性物质106上形成表面电极105，为在此表面电极105之间形成互相的电流路径，而在非电阻特性物质106内部形成平板图形的内部电极105a。
如此制造具有另外内部电极105a的变阻器的理由如下。公知变阻器只在一方调制接通电压(隧道电压)，所以不适合不正常脉冲流入任意插脚的本发明。因此，为了在任何方向都可维持一定的接通电压，具备独立内部电极的本变阻器是必需的。
本变阻器的构成如下：根据表面电极和内部电极间的垂直方向空隙(gap)间的粒子数决定接通电压(因为垂直方向比水平方向的距离近)，进入附着于任一引线框架的表面电极的信号传到内部电极后，再离开和接地线连接的另外表面电极，即使选择任一输出入插脚作为信号线或接地线使用，也可维持一定的接通电压，所以可进行有效的ESD保护。
在本实施例说明了只形成一个内部电极，但内部电极如同具有一定的上下垂直间隔般地形成多数个，可使内压特性提高。
取代如以上将非电阻特性物质(变阻器)粘接于引线框架的方法，本发明的其他实施例是封装时将模制化合物(Molding Compound)本身代替非电阻特性物质。此外，也可以使用下述方法，用各种薄膜技术，在各引线框架间的空出空间填满非电阻特性物质等。
而且，在于各种系统及模组的制造，也可以制造成运作为ESD、浪涌保护的目的所必须使用的低电压变阻器的作用都可完成。
以上的说明为在完成封装上的实施例，以下要说明在制造芯片的过程中使用非电阻特性物质而实现本发明的实施例。
图6A及6B、图7A及7B显示在制造芯片的过程中使用非电阻特性物质而保护芯片的内部电路以防止ESD及浪涌脉冲的本发明的各种实施例等。
首先，图6A为显示在制造芯片的过程中使用非电阻特性物质的本发明一例的方框图，如图示，是使供应电源线50及接地电源线60分别使用非电阻特性物质400而连接于节点N1，该节点N1是连接输入焊接点10和前置缓冲器30之间的传导线70的任一节点。
如图6A的形态，形成非电阻特性物质400，即使不正常脉冲通过焊接点10而流入芯片内部，非电阻特性物质400变成导体，通过供应电源线50或接地电源线60而使脉冲绕到任意的低电压电平。因此，可保护芯片的内部电路以防止不正常脉冲。
如图6A，将非电阻特性物质400线形成于芯片上的过程，可使用溅镀或化学汽相沉积(CVD)之类的薄膜形成过程，并且这种过程技术在半导体领域是所属技术人员可容易实施的，所以其说明可省略。
图6B为显示半导体衬底上的构造的平面图和截面图，该半导体衬底显示实现如图6A的电路的一例，此构造如下所述：传导线(信号线)以第一金属配线构成，电源线以第二金属配线构成的情况，在图面上，41显示半导体衬底，42及44显示绝缘膜，43显示第一金属配线，45a显示为供应电源线用的第二金属配线，45b显示为接地电源线用的第二金属配线，46显示钝化膜层(passivation layer)，400显示非电阻特性物质膜。
如图示，若以非电阻特性物质为媒介而连接第一金属配线43和第二金属配线45a、45b，则可连接连结输入焊接点10和前置缓冲器30之间的传导线70，供应电源线50及接地电源线60。
其次，图7A为显示在制造芯片的过程中使用非电阻特性物质的本发明其他实施例的平面图，如图示，是使各个焊接点10以非电阻特性物质400为媒介而连接的方法。
图7B为显示实现如图7A的实施例的半导体衬底上的构造的截面图，在图面上，51显示金属配线，53显示钝化层，400显示非电阻特性物质。实现如图7B的构造的制造技术各式各样，其方法对半导体领域的技术人员是不言而喻的，所以此说明省略。
如以上，本发明不限于前述实施例和图面，在不脱离本发明技术思想的范围内当然可做各种调换和变更。
本发明在完成封装或制造芯片的过程中使用非电阻特性物质，彻底地切断ESD、浪涌之类的不正常脉冲流入半导体芯片内部，得到半导体芯片的ESD内压特性及可靠度的提高。同时也有除去杂音的效果。
而且，不需要目前使用的ESD保护用晶体管及提高这些晶体管特性的制造过程开发等，所以有半导体芯片高集成化、缩短开发期限的效果及因此而提高经济性的优点。
此外，在半导体芯片的设计阶段可以不考虑各种ESD相关事项，所以可设计自由的芯片，并且取得以下效果，可以不使用追加零件，该追加零件是为得到除去在衬底上流入半导体芯片的杂音的效果而且前所用的齐纳二极管、二极管阵列滤波器及延迟元件等。