用栅电极易处置隔层形成单边缓变沟道半导体器件的方法 本发明涉及半导体器件，特别涉及场效应晶体管。
单边的缓变沟道绝缘栅场效应晶体管(IGFET)有断面杂质呈横向缓变分布的沟道区。在典型情况下，缓变沟道区形成于栅极下，并在栅极下从掺杂源区起延伸一段较大的距离进入沟道区。器件被称为“单边的”是因为缓变沟道区仅仅形成于器件的源侧。缓变沟道区使用一种与衬底或形成IGFET的阱同一导电类型的杂质，载流子浓度分布逐渐从与源区交界处的最大值变化到相当于本体载流子浓度的最小值(即衬底或阱的载流子浓度)。缓变沟道具有以下优点：更高的载流子迁移率，更低的体效应，更大的穿通电阻，更低的栅长灵敏度。
单边的、缓变沟道的IGFET的器件灵敏度与均匀沟道的IGFET的器件灵敏度显著不同，因此与它的制备相关的几个问题过去从未提及。首先，在形成缓变沟道IGFET时，有时希望使用倾斜的离子注入来形成缓变沟道，这需要具有低纵横比率地掩膜工艺，因而是困难的。另外，常期望用与源/漏区同样的步骤对栅极进行掺杂，但当对亚微米器件使用其目的只是在器件的漏侧有轻掺杂漏极(LDD)扩展区的光敏抗蚀剂掩膜时，上述期望是不实际的。
进一步而言，在亚微米器件中使用光刻掩膜版进行掺杂时，因光刻掩膜版的对准错位，要始终避免源侧的缓变沟道区中所用的杂质沾污栅极的漏侧沟道区是困难的。当几个器件以串联方式进行耦合并使间距最小，并具有用作一个器件的源区和第二个器件的漏区的共同的源/漏区时，这一问题尤其尖锐。当这种最小间距的共源/漏区具有对应于设计规则的最小尺寸时，用来对第一个器件的源侧缓变沟道区作掺杂的光刻掩膜版的光刻错位将使一些缓变沟道杂质扩散到第二个器件的漏侧沟道区。
使用上面所讨论的最小间距器件所遇到的另一个问题是光刻掩膜版的对准错位可能导致器件的源侧暴露出一不充分的衬底表面区域以致于缓变沟道区不能完全形成。因器件的源侧暴露出的小的衬底区域使得杂质的初始供应不充分而产生源限制扩散。因此，为减少上述几个问题的负效应，需要一种形成缓变沟道场效应晶体管的改进的方法。
图1～图9示出了依照本发明第一实施方式的半导体器件结构的不同形成阶段的截面图。
图10～图17示出了依照本发明第二实施方式的半导体器件的不同形成阶段的截面图。
图18是依照本发明的一个实施方式的堆叠式单边缓变沟道半导体器件结构的电路原理图。
本发明提出了形成单边的缓变沟道场效应晶体管的一种改进方法。根据这种方法提供覆盖于半导体衬底上的栅极。在与晶体管漏侧处的栅极相邻的地方形成一道隔离层，在晶体管源侧的半导体衬底上形成缓变沟道掺杂区。缓变沟道掺杂区与栅极对准，隔离层事实上减小了漏侧的栅极下任何缓变沟道区中杂质的扩散程度。缓变沟道区中的杂质被引入衬底后，隔离层可以被去掉或者用于形成一个轻掺杂漏扩展区。
本发明的另一个优点是能制造堆叠式单边缓变沟道半导体器件，其中一个晶体管的源区与另一个晶体管的漏区共用。另外，晶体管堆叠中的半导体器件可以是非对称的，共用源——漏区的源端掺杂比共用源——漏区的漏端掺杂重。
图1～图9示出了根据本发明第一实施方式的堆叠式单边缓变沟道半导体器件各个形成阶段的截面图。应该指出：在各图中相同的标号表示同样的元件。
特别地作为例子，此处只描述了N沟道增强型器件，但熟练技术人员将容易认识到对于下述方法可进行杂质类型，材料和工艺的更换同时仍处于本发明的范围之内。例如，使用本发明，适当改变杂质导电类型，也可以形成P沟器件。
图1中给出的衬底10最好是硅并轻掺杂到具有P型导电性。绝缘层12(如生长到100厚的二氧化硅)形成于衬底10上以提供最终器件的栅绝缘层。栅极14和16最好用多晶硅并形成于绝缘层12上。正如知道的那样，用于形成电极14和16的多晶硅的刻蚀一般会使位于电极14和16之间区域的绝缘层12变薄。栅极14和16具有顶面28和侧壁30。如果需要，为了共享以后将形成的共源/漏区，栅极14和16可取最小间距。一般当取最小间距时，栅极14和16之间不会有接触区。
图2中，在绝缘层12，电极14和16上形成了一层形状相似的覆盖介电层18。介电层18可以是一层淀积的厚度约100～200的二氧化硅层。接着，一层隔离层20，最好是厚度约1000～2500的多晶硅形成于介电层18上。下面隔离层20将被刻蚀掉以形成隔层。
参考图3，隔离层20通过各向异性的刻蚀形成与侧壁30相邻的隔层22和23。隔层22和23具有位于电极14和16末端的底角26，还具有贴近电极14和16的顶角24和由介电层18构成的顶面32。隔层22和23的底部宽度最好选为约0.1～0.2微米。在这一刻蚀过程中，介电层18用作刻蚀中止点。在最佳情况下，即介电层18用二氧化硅，隔离层20用多晶硅时，刻蚀选择比率约为100∶1，该选择比用来帮助上述隔层22和23的形成。刻蚀过后，介质层18的顶面32和底面34基本上没有隔离层20。
图4示出了一个工艺阶段，在这里，隔层22(见图3)已经被去掉以准备形成单边掺杂器件。隔层22对应于每一器件的源侧而隔层23对应于每一器件的漏侧。这一点我们将在下文中更清楚的看到。形成掩膜35(例如光致抗蚀剂掩模)并在其上形成图形以用来保护隔层23。然后，通过例如常规的刻蚀方法并再次把介质层18作为刻蚀中止点将隔层22除去。
图5示出了在衬底10上形成缓变沟道掺杂区的过程。掺杂区36具有与衬底10同样的导电类型，在本例中为P型。形成掺杂区36的最佳方法是用剂量为4.5×1013原子数/cm2，能量为20keV的硼作离子注入。这一离子注入可以与衬底10的表面垂直或成一定的角度。为了使掺杂区36充分对准每一器件源侧的侧壁30，隔层22(见图3)被除去。为了充分减小每一器件中缓变沟道区杂质向沟道区漏侧的扩散，在掺杂过程中保留隔层23。如果过多的缓变沟道区杂质被引入沟道的漏端，将引起阈值电压的上升，体效应的增强和迁移率的降低并导致更低的驱动电流，另外，缓变沟道杂质将对后部工艺中形成的漏扩展区产生有害的反掺杂，从而减小沟道漏侧场形状的有效性。
注入后，通过热退火使掺杂区36充分扩展到每一器件源侧的沟道区。这一热退火还能激活掺杂区36。作为例子，可以使用非氧化气氛中10～100分钟的热退火，温度取为大约875～1000℃。
本发明的一个优点是隔层23具有低截面轮廊，不会全部或部分地阻止缓变沟道杂质的以陡角的注入。相反，使用光刻胶的掩膜工艺具有明显更高的截面轮廓，因而由于光刻胶阴影的存在使得陡角注入是不切实际的。可以理解为电极14和16具有最小间距并且与源/漏区之间不形成接触时，本发明中隔层23的低截面轮廓将显得更为重要。
虽然本发明可用于更大尺寸缓变沟道的器件，但对于具有被下述距离所隔开的栅极14和16的器件将更为有利，即第一个器件的内侧壁30距离第二个器件最接近的内侧壁30约0.8μm或更小一些。另外，电极14和16下掺杂区36扩展的范围依赖于许多因素，如本领域技术人员所公认的那样，包括注入角度、注入能量和注入剂量以及热激励时间和温度。作为一个特定的例子，下面给出亚微米器件的典型几何尺寸，栅极长度约0.6μm，掺杂区36从侧壁30扩展到源侧沟道区内约0.15～0.30μm。本领域技术人员会认识到可能会有许多其它不同的几何尺寸，但这仍属于本发明的范围之列。
本发明的另一个优点是隔层23既被用来堵住来自器件漏侧沟道区的缓变沟道掺杂剂，又被用来在稍后形成LDD扩展区40(见图7)。这样，通过这种共同使用的方式可减少一步多余的掩膜工序。
关于缓变沟道场效应晶体管制作的进一步细节可参见以下文献。Ma等人于1994年12月6日获得专利权的专利文献，题目为“双注入横向扩散MOS器件和方法”，美国专利号为5371394 。另一篇是于1995年6月27日授权给Kaneshiro等人的专利文献，题目为“绝缘栅场效应晶体管及其制造方法”，美国专利号为5427964，两篇文献包括在本文中以提供详细的参照。
图6中最好使用一个共同的单独的离子注入步骤来形成源/漏掺杂区38。在形成源/漏掺杂区38的准备过程中，对前面形成的光刻掩膜版(未示出)进行了图形制作使之只露出所制造电路中的N沟器件部分。电路中其它器件的掺杂，如P沟器件，在这一注入过程中被阻止。
虽然掺杂区38最好在一个单一的注入步骤中形成，但源区和漏区也可以分别独立形成，这一变更仍属本发明的范围之列。在栅极14和16的源侧，掺杂区38大体上对准侧壁30形成。这步掺杂穿过介电层18来完成，介电层18的厚度足够小从而基本上不影响对准。在每一个器件的漏侧，掺杂区38大体上对准隔层23的底角26。保留隔层23，使之可用于后序工艺中可选择的轻掺杂漏扩展区的形成。然而，如果这样一个扩展区是不必要的，那么隔层23可以在掺杂区38的形成之前去掉，以便此处的漏区大体上对准每一器件漏侧的侧壁30。作为实例，掺杂区38可以通过能量为90keV，浓度为3×1015原子数/cm2的砷注入来作成，随后进行激活退火，例如30秒的温度为1025℃的快速热退火(RTA)。
能够理解，最好用同一个离子注入过程同时形成对栅极14和16以及掺杂区38的掺杂。由于隔层23和介电层18露出的顶面32的使用，这种栅极14和16的同时掺杂是本发明的一个优点。
图7示出了轻掺杂漏扩展区40的形成。例如用刻蚀的办法除去隔层23(见图6)。最好在刻蚀的过程中上面讨论的用于形成源/漏掺杂区38的光刻掩膜(未示出)不被去掉，在掺杂扩展区40时仍留在原位。接着，扩展区40在与每一器件漏侧的栅极14和16的侧壁30大体上对齐的位置作成，最好使用如能量为120keV，剂量为4×1012原子数/cm2的磷离子注入的方法。正如所知道的那样，扩展区40的掺杂浓度最好小于掺杂区38的掺杂浓度。扩展区40分布于毗邻漏侧的掺杂区38的位置。
正如所讨论的那样，扩展区40最好用形成源/漏掺杂区38时所用的同一层光刻掩膜来形成。这块光刻掩膜使LDD中杂质的注入局限于所做电路中N沟器件版图。
应该指出，使用这种推荐的工艺流程时，用于形成扩展区40的同样的杂质也将被引入器件源侧的衬底10。然而，正如本领域技术人员所知的那样，源掺杂区38比用于形成扩展区40的杂质扩散得更远。源掺杂区38的掺杂浓度比扩展区40高出1000多倍，结果是源掺杂区38中的杂质将扩散得更快。如果必要，可以在形成源/漏掺杂区38之后及在形成扩展区40之前进行一次退火，但必须去掉上面的光刻掩膜待退火之后再重新形成。最好进行一次独立的激活退火来激活掺杂区38和40。这次退火可以是30秒的温度约1025℃的快速热退火。
如果源掺杂区38的杂质不如引入到各个器件源侧的扩展区杂质扩散得更远，那么因注入到缓变沟道的扩展杂质的轻补偿的存在而使得源电阻增加和阈值电压变动增加。
然后，如图8所示，例如通过以下方法形成介电隔层42：先在介电层18上淀积一层(未示出)厚度约200的四乙基原硅酸盐(TEOS)，然后对这层淀积的TEOS层进行增密。在图8中表示为介电层44，这是前面的介电层18和新的TEOS层的组合。下一步，厚度约2000的氮化硅层(未示出)淀积在该TEOS层上，接着用常规工艺对这一氮化层进行各向异性的内腐蚀以形成隔层42。
图9中，介电层44的顶面被内腐蚀以充分暴露出栅介电层14和16的顶面28。另外，最好在这一步腐蚀中，除去位于隔层42之间的介电层44和绝缘层12的部分以暴露出源/漏掺杂区38的顶面。接着，最好在源/漏掺杂区38和栅极14及16上形成常规硅化物层(未示出)。最后，使用常规工艺形成与掺杂区38的接触(未示出)来完成器件制作。
图10～图17示出了依照本发明的另一实施方式的堆叠式单边缓变沟道IGFET100形成过程中各个阶段的截面图。图10表示工艺初始阶段的半导体衬底110。例如，半导体衬底110是电阻率约为6Ω·cm至8Ω·cm的P型导电杂质材料掺杂的硅。在半导体衬底110上形成厚度约为100的介电材料层112。介电材料层112用作IGFET100的栅氧化层。栅电极114和116形成于栅氧化层112上。例如，栅电极114和116是具有顶面128和侧壁130的多晶硅。形成栅电极114和116后，未被栅电极114和116覆盖处仍保留了部分栅氧化层112。应该指出：为了共享共用源/漏区，栅电极114和116可以是最小间距，参见图15。进一步要指出的是：当栅电极114和116是最小间距时，二者之间不会形成接触区。
参见图11，在栅电极114和116上，以及在未被栅电极114和116覆盖的部分栅氧化层112上形成厚约100～200的氧化层118。例如用热氧化工艺氧化栅电极114和116来形成氧化层118。尽管在未被栅电极114和116覆盖处的栅氧化层112上形成的氧化层118被表示为单独的一层，可以理解为这层氧化层118加厚了这个区域表面的栅氧化层112。
仍然参见图11，氮化层119淀积在氧化层118上，厚度约100～400。进一步在氮化层119上淀积厚度约1000～2000的氧化层120。例如，氧化层120用TEOS。用氧化层120来制作如图12所示的隔层宽度。应指出的是，介电层118和119合在一起的功能和第一实施方式中的氧化层18功能类似，氧化层120的功能和第一实施方式中的多晶硅层20功能类似。
参见图12，各向异性刻蚀氧化层120，使得在侧壁130旁形成隔层122和123。隔层122和123有位于电极14和16末端的底角126，还具有贴近电极114和116的顶角124和由氮化层119构成的顶面132。例如，隔层122和123的底部宽度约为0.1～0.2微米。在刻蚀氧化层120过程中，用氮化层119作为刻蚀中止点。刻蚀后，氮化层119的顶面132和底面134上的氧化层120基本上都被除掉。
参见图13，它表示为准备形成单边掺杂器件的过程中除掉了隔层122(示于图12中)后的工艺步骤。隔层122对应于每个器件的源端，隔层123对应于每个器件的漏端。形成一层掩膜135，例如光刻掩膜，图形化该掩膜来保护隔层123。然后，用例如常规的湿法刻蚀工艺除掉隔层122，在该过程中，用氮化层119作为刻蚀中止点。应指出的是，本发明的优点还包括在湿法刻蚀过程中，氮化层119对场氧区和栅氧化层的保护。
图14示出了在衬底110中形成缓变沟道掺杂区136的过程。掺杂区136具有与衬底110同样的导电类型。例如用离子注入工艺来形成掺杂区136，用剂量为4.5×1013个原子/cm2，能量为20kev的硼注入到衬底110中。离子注入工序可垂直于衬底110的表面，或与衬底110的表面成一定的角度来进行。为了使掺杂区136充分对准每一器件源侧的侧壁130，隔层122(见图12)要除掉。和图10～图9的实施方式类似，为了充分减小每一器件中缓变沟道区向沟道区漏侧的扩散，在掺杂过程中仍然保留隔层23。
注入后，通过热退火使掺杂区136充分扩展到每一器件源侧的沟道区，这一热退火还能激活掺杂区136。例如，在非氧化气氛中进行时间大约10分钟～100分钟，温度约为875℃～1000℃的退火。
参见图15，在隔层123和部分氮化层119上涂敷光刻胶并制做出图形，以形成光刻掩膜。根据一个实施方式，光刻掩膜只使所制造的电路中的N沟器件暴露出来。注入过程中，电路中的其它器件，例如P沟器件禁止掺杂。源/漏区138由例如共用的一个离子注入步骤形成。在栅电极114和116的源侧，掺杂区138和侧壁130对准。氮化层119以及氧化层112和118的厚度足够小，使得掺杂剂能穿透119、118和112层，且不影响源区138的对准。在每个器件的漏侧，掺杂区138对准隔层123的底角126。隔层123仍然保留，以用于在以后的工艺中形成可选的轻掺杂漏扩展区。应该指出：这样的漏扩展区不是必要的，可以在形成掺杂区138前将隔层123除去，这样，掺杂区138的作为漏区的部分就和每个器件漏侧的侧壁130对准。例如，用90kev，3×1015个原子/cm2条件下的砷注入形成掺杂区138，接着进行激活退火，例如1025℃下约30秒的快速热退火(RTA)。此外，最好用同一个离子注入步骤同时形成掺杂区138和对栅电极114、116的掺杂。
图16说明了轻掺杂漏扩展区140的形成过程。用例如湿法刻蚀除去隔层123(示于图14和图15)。根据一个实例，在图14中表示出的用于形成源/漏掺杂区136的光刻掩膜(未表示出)在形成扩展区140时仍然保留在原位。漏扩展区140在每一器件漏侧的栅极114和116的侧壁130大体上对齐的位置形成。例如，用能量为120kev，剂量为4×1012个原子/cm2的磷注入形成漏扩展区140。最好使漏扩展区140的掺杂浓度低于掺杂区138的浓度。在漏侧，漏扩展区140和掺杂区138相邻。
参见图17，通过例如在氮化层119上淀积一层厚约2000的覆盖氮化层(未示出)来形成介电隔层142。用常规工艺各向异性刻蚀该氮化层以形成隔层142。此外，隔层142的形成过程还使栅电极114和116的顶面128暴露出来。在这个刻蚀过程中最好也同时除去氮化层119及氧化层118和112，以暴露出源/漏区138的顶面。然后，最好在源/漏掺杂区138和栅电极114、116上形成常规的硅化物层(未示出)。最后，用常规工艺制作对掺杂区138接触(未示出)，完成器件的制作。
图18是堆叠式单边缓变沟道半导体器件结构200的原理图。这种器件也被称为堆叠式单边晶体管。堆叠式单边缓变沟道半导体器件200由单边缓变N沟绝缘栅场效应晶体管(IGFET)200A和200B组成，其中每个IGFET200A和200B都是具有源、漏、栅的单边器件。更具体地，单边缓变N沟IGFET200A的源区与单边缓变N沟IGFET200B的漏区共用。这里，共用源/漏区的连接由掺杂区即138形成，其中掺杂区的一侧作为IGFET200A的源电极，掺杂区的另一侧作为IGFET200B的漏电极。因此，堆叠式单边缓变N沟FET200A和200B的源、漏电极分别共用，且是非对称的。换言之，同一个掺杂区形成FET200A和200B的源区和漏区；然而，FET200A的共用源/漏区的源端比FET200B的共用源/漏区的漏端掺杂重。
虽然图18中表示出的堆叠式半导体器件仅由二个晶体管构成，应该指出，这并不是本发明的限制。换言之，利用本发明可以制造多于二个晶体管组成的堆叠。另外，应该理解，本发明不局限于形成N沟器件，例如根据本发明也可以制造P沟器件。
现在应该意识到，我们已经提出了使用具有低纵横比的掩膜工艺来形成缓变沟道场效应晶体管的一种新颖的方法，这种方法允许更陡角度的离子注入，并且可以在对源/漏区进行掺杂的同一步骤中对栅极进行掺杂。另外，这种方法对最小间距器件特别具有优越性，因为缓变沟道区杂质进入器件漏侧沟道区的扩散被充分减少了。此外，上述隔层23的使用避免了源限制扩散的问题。这是与使用光刻掩膜相比较而言的，在光刻掩膜中，掩膜版的对准错位可能会导致器件源侧的衬底表面暴露得太少。另一个优点是，与光刻掩膜相比，由于使用了隔层23，明显低得多的对准错位容限使得源区和缓变沟道区之间形成的电容更为稳定。
应进一步意识到，本发明能形成共用掺杂区的堆叠式单边缓变沟道半导体器件，其中共用掺杂区的一侧作为第一个堆叠式单边缓变沟道半导体器件的源区，共用掺杂区的另一侧作为第二个堆叠式单边缓变沟道半导体器件的漏区。因此，堆叠式单边缓变沟道半导体器件具有共享的源、漏电极，这使堆叠式单边半导体器件具有较高的封装密度，并减小了电容。由于电容的减小，和现有单边堆叠式半导体器件技术相比，本发明的堆叠式单边缓变沟道半导体器件能以更高的开关速度工作。
前面的讨论仅仅揭示并描述了本发明的典型方法和实施例。正如熟悉本领域的技术人员可以理解的那样，本发明可以使用其它特定的形式来实施而不脱离其精神或本质特征。因此，本发明揭示的内容对于本发明的范围而言是例证性的，而不是限定性的，关于本发明的范围将在下述的权利要求中提出。