高输出功率的高频静态感应晶体管 本发明涉及静态感应晶体管(SIT)，特别涉及高输出功率的高频凹栅型或侧栅型静态感应晶体管。
参看图20叙述现有技术的SIT。图20(A)表示表面栅型SIT，它包括，作为漏区的n+衬底101，设置在衬底101上面作为沟道区的外延层102，在n型外延层102表面上形成的n+源区103和p+栅区104。按照这种表面栅结构，通过减少栅电阻以便改善高频特性。已提供在大约1GHz工作的表面栅型SIT。由于设置扩散深度为2-3μm或更深的P+栅区104，则当n型外延层102的厚度是20μm时，可能获得200-300V的击穿电压，同样，当n型外延层102的厚度是6μm时，可以获得600V的击穿电压。
已经提出如图20(B)和图20(C)所示的凹栅型和侧栅型SIT作为进一步改善高频特性地结构。在凹栅型SIT中，在n型外延层102中形成槽105。在槽105的底上形成P+栅区106。在侧栅型SIT中在槽107的两个拐角形成P+栅区108，槽107是在n外延层102中形成的。因为这两种SIT和表面栅型SIT相比，减少了栅-源间的电容量Cgs和栅-漏间的电容量Cgd，所以功率增益几乎上升到UHF频段的上限。在凹栅型SIT的情况，外延层102的厚度是大约6-10μm，在1-3GHz的功率增益是7-10db，并且器件可能在几GHZ的最大振荡频率fmax下工作，增益变成1(0dB)。
为提高高频特性，要减少栅-源电容Cgs和栅-漏电容Cgd。为减少Cgd，可以把P+栅区106的扩散深度Xj作浅。由于Cgd随栅区和漏区之间的距离增大而相反地增加，可把n外延层102作厚，以便减少Cgd。但是，如果把n外延层102作厚，则由于电子从源区到漏区引的传输时间影响，结果减少增益。因此，Cgd和fmax对n外延层102的厚度有一折衷关系。
为了增加栅-漏间的击穿电压BVgd，可以增加Xj。但是，可减少栅区和漏区之间的距离来增加Cgd。也就是说，BVgd和Cgd与P+栅区106扩散厚度Xj有一折衷关系。如上所述，高频特性与击穿电压有很大关系。BVgd是栅漏区之间P-n结的反向击穿电压，由此，确定适于漏区的最大电压(击穿电压)。
实际的凹栅型SIT的BVgd比由平面结确定的理论击穿电压要低。给栅和漏区之间的P-n结加电压，直到击穿，然后用红外线辐射显微镜观察SIT的表面。发现在P+栅区106的最外缘部分的温度升高因此，在最外面部分产生的球面形或圆柱形的结区的击穿电压降低而不是在栅和漏区之间的平面结区(获得理论击穿电压的部分)击穿电压降低。
因为SIT的输出功率与漏电压和漏电流成比例的增加，为了实现高频大输出功率的器件，采用由栅漏区之间的厚度确定的理论击穿电压，但不降低高频特性，进行最佳设计。但是，实际的BVgd要低于理论击穿电压，因此，为了提供高频大输出功率的凹栅型SIT，应使BVgd增大到算出的理论击穿电压。对于侧栅型SIT要进行同样的处理。
其次，参照附图21(A)简略叙述SIT中的栅和源极结构。在用虚线包围区中(元件区120)，平行地设置P+栅区和n+源区，栅极108和源极109分别设置在P+栅区和n+源区上。铝(Al)栅接触点110和铝(Al)源接触点111形成在最外面的元件区120上。栅接触点110和每一栅电极108之间的连接区112用右上斜线表示，源接触点111和每一源极109之间的连接部分用左下斜线表示。如图21(B)所示，在外延层102上面形成氧化膜114，在氧化膜114上面设置栅接触点11。同样，虽然没有表示，在氧化膜114上面，也形成源接触点111。上述接触点结构中，在栅和漏区之间的击穿电压虽然决定于每个Al接触点下面氧化层的厚度和质量，但是它是大约200-300V。
并且，由一个元件区域构成SIT。因为，漏电流与整个源长成比例，所以通过增加元件区120的面积可增加整个源长，实现源电流的增加。但是，当增加元件区120的面积时，会增加源和栅区的电阻和电感；特别在微波波段使用SIT，电阻和电感大大地影响器件的运作条件。因此，对于增加元件区的面积受到一定限制。
本发明的一个目的是提供一种凹栅或侧栅型SIT，它有高击穿电压的栅-漏结，并且改善了高频特性。
本发明另一个目的是提供具有大输出功率特性的高频凹栅或侧栅型SIT。
本发明又一个目的是提供一种凹栅或侧栅型SIT，能减少栅-漏和栅-源寄生电容。
本发明再一个目的是提供一种凹栅或侧栅型SIT，它允许通过大电流和减少电感。
利用下述结构，可以实现本发明的目的和优点。
按照本发明的一个方案提供一个凹栅或侧栅型静态感应晶体管，它包括，第1导电类型的漏区，设置在漏区上面的具有第1导电类型的沟道区，许多槽每一个槽都形成在沟道区中，第1导电类型的许多源区，每一个都设置在沟道区中，以便被设置在各槽之间，第2导电类型的许多栅区，每一个都设置在各槽的底部，相互平行设置的栅区和源区，第2导电类型的设置在沟道区中的保护环，以便围绕栅区。在这样的结构中，保护环设置成使最外面栅区在纵向方向分别与保护环的一侧重叠，并且，每一栅区在其两边和保护环相耦连。
按照本发明的另一方案，仅在保护环区设置栅和源电极以便相互对置。
在本申请所附权利要求中，将叙述本发明新颖和有区别的特征。参考附图的以下叙述，可以更好的理解本发明本身和发明的目的和优点。
图1(A)是简略表示本发明SIT第1实施例的平面图；
图1(B)是由圆包围的图1(A)部分的部分扩大的视图；
图2是图1(B)沿线II-II′剖开的剖视图；
图3是表示宽度L1和栅区及漏区之间击穿电压之间关系的曲线图；
图4是表示SITS功率增益的频率特性的曲线图；
图5是简略表示按照本发明的SIT第2实施例的剖视图；
图6是简略表示按照本发明SIT第3实施例的剖视图；
图7到图12是表示按本发明制造SIT工艺的剖视图；
图13是简略表示按本发明的SIT第4实施例的平面图；
图14是图13沿线IVX-IVX′剖开的剖视图；
图15(A)是图13沿线XVA-XVA′剖开的剖视图；
图15(B)是图13沿XVB-XVB′剖开的剖视图；
图16(A)是当接触点延伸到沟道区表面的剖分剖视图；
图16(B)是当接触点延伸到浮置区的部分剖视图；
图17是SIT的剖视图，其有作为切割区的n+区；
图18是简略表示按照本发明具有两个元件区第5实施例的平面图；
图19是简略表示具有4个元件区的SIT平面图；
图20(A)到(C)是简略表示公知SITS的剖视图；
图21(A)是简略表示公知SIT的平面图；
图21(B)是图21(A)沿XXI-XXI′剖开的剖视图。
下面，参照附图，叙述本发明的实施例。
首先，叙述本发明第1实施例。
如图1(A)所示，凹栅型SIT包括许多伸长的P+栅区16(包含16和16b)，许多伸长的n+源区18，围绕P+栅区16(由虚线包围的部分)象带子一样的P+保护环区13。如此设置P+栅区16和n+源区18，使其基本上和P+保护环区13的长边相互垂直，并且与保护环区13的短边相互平行。
如图1(B)所示，设置在最外(最左)边的P+栅区16a在纵方向和P+保护环区13相连，设置在n+源区18之间的每一个P+栅区16b在一边缘或末端和P+保护环区1 3相连。把P+保护环区13的拐角弄圆，以便减轻电场强度。并且，为防止栅-源击穿电压BVgs降低，要求设置的每个n+源区18满足L2≥Wgs。在图中，L1表示P+保护环区13的宽度，L2表示n+源区18的边缘和P+保护环区13之间的距离，Wgs表示n源区18和P+栅区16之间的距离。
下面，参照图2更详细地叙述凹栅型SIT，其中图2是沿图1(B)线II-II′剖开的剖视图。凹栅型SIT包括n+漏区(n+衬底)11，n外延层12，它是设置在n+漏区11上面的高阻沟道区，槽14a和14b形成在n外延层12，经缘膜15形成在n外延层12上，P+栅区16a和16b形成在槽14a和14b的底部，P+保护环区13形成在n延层12中，以便和P+栅区16a的外围部分相连，设置在n外延层12的n+源区18，分别设置在P+栅区16和n+源区18的栅电极19和源电极20，设置在n+漏区11上面的漏电极21。可以利用SiO2膜，SiN膜，PSG膜或这些复合膜作为绝缘膜15。
在图2中，W1表示n外延层12的厚度，W2表示P+栅区16和n+漏区11之间的距离，W3表示P+保护环区13和n+漏区11之间的距离，Xj表示P+保护环区13的扩散深度，Rj表示P+保护环区13的曲率半径，R是大约Xj的80％。
例如，假定W1是9μm，槽14的深度是1-1.5μm，P+栅区16的扩散深度是大约0.5μm。对于常规器件，没有P+保护环区，BVgd是大约50-60V。相反，对于本发明的器件，设置P+保护环区13，它的L1为8-13μm，Xj大约为2μm，则BVgd变成120-140V；是常规器件的有关参数数值的两倍以上。
在上述结构中，认为n+漏区11和n外延层12之间的过渡区厚度W2是大约7μm。在此情况，由p+栅区16的平面结区确定的理论击穿电压是大约156V。按照本发明具有P+保护环13的结构能提供接近理论击穿电压90％的数值。
其次，叙述P+保护环区13的的宽度L1。在SIT中设置P+保护环区13，则在P+保护环13和n+漏区11之间产生寄生电容Cgd′，除非Cg与P+栅区16和n+漏区11之间电容Cgd充分的小，否则会降低高频特性，由此而减少功率增益。所以必须减少Cgd′。并要尽可能的减少L1。但是，如果L1太短，因为由设置在P+保护环区13外围的柱形结区决定击穿电压因而降低击穿电压BVgd。因此需要通过考虑L1和BVgd之间关系，来确定P+保护环区13的宽度L1。
保护环区13的杂质浓度可以等于或小于P+栅区16a和16b的杂质浓度。如果保护环区13的杂质浓度小于P+栅区16a、16b的杂质浓度，则耗尽层延伸到P+保护环区13，并进一步增加击穿电压和减少寄生电容。
虽然，在图1(A)中没有表示栅和源接触点，但是，和许多伸长的P+栅区16的一个边缘相连的栅接触点，以及和许多伸长的n+源区1的一个边缘相连的源接触点是利用绝缘膜而被设置在有P+保护环区13的n外延层12上面，这样使它们彼此相对。
图3表示SIT中P+保护环宽度L1和栅-漏击穿电压BVgd之间的关系，该SIT具有W1为9μm，槽14深为1-1.5μm，规定P+栅16扩散深度为大约0.5μm，Xj为2μm。按照图3，当L1是大约8μm以上时，则BVgd达到饱和。当L1是8μm以上时，耗尽层延伸到漏区11，并且超过由P+栅区16到n+漏区11的距离W2(大约7-7.5μm)，由此，降低表面电场强度。这意味着在器件中由P+栅区16的平面结部分确定击穿电压BVgd。因此，为获得预定击穿电压和同时减少寄生电容Cgd′要求P+保护环13的宽度L1几乎等于或稍大于W2。
图4表示功率增益和频率之间的关系，它是通过测量凹栅型SIT的S参数算出的，SIT具有并联的100个伸长的源区(每个源长120nμm总源长1.2cm)。具有L1规定为大的8μm的本发明SIT和没有保护环结构的常规SIT比较如下所示。偏置条件如下所示：(本发明的SIT有P+保护环，具有大的BVgd，Vds是为50V，是常规SIT的两倍)偏置条件 Vds(V) Id(mA) Vgs(V)本发明SIT 50 50 -3.17常规SIT 25 50 -4.45
如图4所示，对于最稳定的增益而言，由于Cgd′，本发明SIT中减少增益0.5db。但是，对于最有用的增益，本发明的SIT的功率增益几乎与常规SIT的功率增益相等，在某些频率还大于常规SIT的功率增益，这是因为除了Cgd和Cgd′外，还受电感的影响。按照本发明的SIT击穿电压可能增加到常规SIT击穿电压的2倍以上，而不降低频率特性。这意味着，SIT的许可的直流(DC)输入可能被加倍，因此，和具有相同源长的SIT比较，使本发明输出功率加倍。
其次，参看图5，叙述本发明的第2实施例。用相同标号表示与图2类似的部分。P+浮置区22具有类似于P+保护环区13的杂质浓度，P+保护环区13形成在n外延层12中，使P+浮置区22环绕P+保护环区13。可以2倍或3倍的设置P+浮置区22，以便获得较高的击穿电压。
图6表示本发明的第3实施例，其中，在P+保护环区13的周围设置n+区23。它防止从保护环区13延伸的耗尽层过度的延伸、并且被用作沿线A-A′的切割区。当按照n+区23，把晶片切成小块时，可能防止不想产生和增加的漏电流。最好，n+区23的扩散深度，至少是比P+保护环区13深，并且可以达到n+漏区11。P+浮置区22可以设置在保护环区13的周围，在其周围可以提供n+区23。
参照图7到图12，叙述本发明的一种制造SIT的方法，它表示沿图1(B)II-II′线剖开的剖视图。
首先，制备作为漏区的n+衬底11，其是(100)或(111)平面，杂质浓度大约为1×1018到1×1019cm-3，下文将其称为n+漏区。利用SiCl4和H2，通过汽相生长方法，在n+漏区11上面、生长高阻n-型外延层12。n外延层12的杂质浓度是1×1013cm-3或更小或1×1013到1×1015cm-3。为了获得恰好夹断特性，邻接衬底11的n外延层1下部的杂质浓度是1×1013cm-3，从其表面向下2-3μm的n外延层上部杂质浓度是5×1014到1×1015cm-3。按照设计，n外延层12具有均匀或非均匀杂质浓度分布。利用SiO2等(未表示)作为掩模(图7通过离子注入等方法，在n外延层12中形成P+保护环区13，其杂质浓度为1×1017到1×1020cm-3。
其次，利用SiO2膜(未表示)作为掩模，通过RIE(反应离子腐蚀方法，在n外延层12中，形成许多作为凹栅的伸长槽14a和14b。形成最外边槽14a，在纵向部分地重叠P+保护环区13，形成槽14b，在两边(未表示)重叠P+保护环区13。槽14a和14b分别是2μm和1μm宽，1-1.5μm深。槽14a和槽14b间隔3-7μm，RIE利用SF6和O2气混合等离子体(图8)。
然后，通过在水蒸气中氧化n外延层12，形成绝缘膜15，例如厚度为大约0.5-1μm的厚氧化膜。RIE利用CF4或CF4和CHF3混合气体选择地腐蚀绝缘膜15，以从槽14a和槽14b底部暴露出n外延层12。接着，对露出的槽14a和14b的底部进行硼扩散和离子注入，以便提供P+栅区16a和16b，其杂质浓度为1×1018到1×1020cm-3，在此工艺中，P+栅区16a和P+保护环区13相连。同样，在两边(未表示)把P+栅区16b和P+保护环区13相连。P+栅区16的扩散深度大约是0.5μm(图9)。
其次，在衬底表面形成光致抗蚀剂等材料的掩模图形，利用RIE等方法，选择地除去绝缘膜15，以便露出n型外延层12(图10)。把磷或砷离子注入到延伸的n外延层12，以便在其中提供n+源区18。此后，除去掩模图形17。如果把SiO2等作为掩模图形17，也可以通过扩散多晶硅层所含的n-型杂质形成n+源区18，(图11)，以后，分别在P+栅区16，n+源区18，n+漏区11形成栅电极19，源电极20，和漏电极21，(图12)。
其次，参照附图13-17，叙述本发明第4实施例。
如图13所示，凹栅型SIT包括许多伸长的P+栅区37(包括37a和37b)，许多伸长的源区39，矩形P+保护环区33，它包围P+栅区37(在图中由虚线包围)，位于P+保护环区33外围的P+浮置区34，栅电极布线层40设置在P+栅区37上面，并在P+保护环区33上面相互连接，源电极布线层41设置在n+源区39上面，在P+保护环区33上面互连，栅接点(焊点)43与栅电极布线层40相连，源接触点(焊点)44与源电极布线层41相连。在这种情况，栅和源接触点43和44被设置在P+保护环区33。
由图13显而易见，栅电极布线层40由左斜线表示，源电极布线层41由右斜线表示。例如，利用掺硼多晶硅作为栅和源电极布线层40和41，利用如Al或Al-Si金属作栅和源接点43和44。
平行地交替设置P+栅区37和n+源区39。设置在最外边的P+栅区37a在纵向被连到P+保护环区33，夹在n+源区39之间的每一P+栅区37b在两边与P+保护环33相连。把P+保护环区33的拐角弄圆，以便降低电场强度，设置P+栅区37和n+源区39与P+保护环区33的相对两长边相互垂直，并与栅和源接点43及44的中心线相互对称。栅和源电极布线线层40和41具有指状电极结构。
参照图14叙述凹栅型SIT的剖面，它是沿图13线IVX-IVX′剖开的剖视图。凹栅型SIT包括n+漏区(n+衬底)31，设置在n+漏区31上面的高阻沟道区中的n外延层32，在n外延层32中形成的槽35a和35在n外延层32上形成绝缘膜36，从槽35a和35b的底部在n外延层32上形成P+栅区37a和37b，在n外延层32中形成P+保护环区33，以便在纵向使其和P+栅区37的外围部分相连，在n外延层32中形成P+浮置区34，在n外延层32上设置源区39，在P+栅区37和n+源区39上分别淀积栅和源电极布线层40和41，在n+漏区31上面设置漏电极42。把SiO2膜，SiN膜，PSG膜，聚酰胺膜，或这些复合膜用作绝缘膜36。
如图15(A)所示，P+栅区37b和P+保护区33相互连接。每一栅电极布线层40被设置在P+栅区37b，并通过绝缘膜36延伸到P+保护环区33，栅接触点43被设置在P+保护环区33上面的栅电极布线层40上面。如图15(B)所示，设置在n+源区39上的每一源电极布线层41，通过绝缘膜36延伸到P+保护环区33，源接点44形成在P+保护环区33上面的源电极布线41上面。
如上所述，把栅和源接点43和44只淀积在P+保护环33上。如图16(A)所示，如果栅电极接点43′延伸到P+保护环区33和P+浮置区34之间的部分，则在圆部分A降低击穿电压。如图16(B)所示，如果接点43＂达到或者超过P+浮置区34，则减少栅-漏击穿电压BVgd，并增加栅-漏电容Cgd，因此，减少高频区的功率增益。此外，产生包括P+保护环区33，n外延层32和P+浮置区34的寄生MOS晶体管。因此，如果栅漏击穿电压BVgd，例如是大约600V，它随时间减少到大约300V。因此，需要只在P+保护环区33上面设置栅和源接触点43。
而且，因为P+栅区37a最外围部分，沿纵向和P+保护区33相连，由P+栅区37的平面结部分确定栅漏击穿电压BVgd，可使BVgd增强到几乎是理论击穿电压。但是，如果栅源接触点43和44位于P+保护环区33的最外边，如上所述，将降低击穿电压。因此，如想使SIT击穿电压变高，则要设置P+保护环区33，并且把栅和源接触点43和44只设置在P+保护环区33上面。
例如，当外延层32是35-55μm厚，槽35是1-1.5μm深，相互间距离是7-10μm，P+保护环区33在掩模层是30-50μm宽，P+保护环区3的扩散深度是大约5μm，则凹栅型SIT具有大约300-600V的栅-漏击穿电压BVgd，在10MHZ时具有功率增益20-25db，在100MHZ时具有功率增益10-15db。
并且，如图17所示，可以在P+浮置区34的外围设置n+区45。当沿线B-B′切割晶片时，可能防止产生和增加漏电流。最好，至少使n+区扩散深度比P+保护环区33的深度更深。
其次，叙述本发明第5实施例。
图18表示SIT，它包括并联的两个单元5a和50b，每个单元有栅和源等，与图13所示相同。图18中单元50a和50b的细节与图13中的情况相同，并且被省略，连续设置P+保护环区33，以便限定矩形单元50a和50b，在单元50a和50b之间形成与栅区两边相连的P+保护环区331。
单元50a的源接点44a和单元50b的源电极接点44b，几乎设置在P+保护环区33两外部长边的中心。和单元50a及50b的栅区相连的栅接触点43与源接触点44a和44b排在一直线上(对准)，并且被设置在共公的P+保护环区331上面。如图18所示，在每个单元中，P+栅区和n+源区与P+保护环区33的相对长边相互垂直，并相对于栅和源接触点43，44a，44b的中心线是对称的。对于设置栅和源接触点43，44a，44b的P+保护环区33的面积和他的其它部分相比是被增加了
图19表示包括4个并联单元50a-50d的SIT。在这种情况，如图18所示，设置一矩形P+保护环区33，以便限定单元50a到50d。只在P+保护环区33上面交替地设置源接触点44和栅接触点43。
于是，在具有公共部分的P+栅保护区33上面设置栅和源接触点43和44，则容易并联大量单元50。考虑电流容量和电阻等，在每个保护环区可以设置两个或更多的接触点。在接触点下面的P+保护环区33具有要求的结构。由于沟道具有高阻，则在单元内容易被吸收(digestion)。
当把SIT用在比HF频段更高的VHF或UHF时，不能忽略源和栅电感的影响。但是，包括并联几个小面积单元50的器件，和仅有一个大面积单元的器件结构相比，它可以减少不希望的电感。而且那样的器件可能一致的运作。
利用与图7-12所示类似的工艺，可能制造第4和第5实施例所示的器件。
虽然，已经叙述了凹栅型SIT，但是类似的叙述也适用于侧栅型SIT。本发明不仅适用于由Si制作的SIT，而且适用于由GaAs，InP等制作的化合物半导体(制作的器件)，这是不必说的。
按照本发明，在凹栅或侧栅型SIT中，在栅区的周围，设置保护环区，由此，显著地增加栅漏结击穿电压。对于本发明的SIT，和常规的SIT相比，可以使在漏和源之间加的电压变成两倍以上，而不降低高频特性，并且提供有高输出功率的SIT。设置P+保护环区，以便与P+栅区最外边部分耦连，并且仅在P+保护环区设置栅和源接触点由此，可以改善击穿电压和提供具有优良高频特性的SIT。并且，容易提供并联的小面积单元，由此，增加整个源长度和减少电感。
本领域技术人员应进一步了解，前面的说明是公开器件的优选实施例，本发明可以进行各种变化和修改，但均不脱离本发明的精神实质和范围。