用于PAL电视系统的数字彩色同步相位开关 本发明一般涉及模拟电视信号的数字处理，尤其涉及用于PAL(逐行倒相)电视系统的数字彩色同步相位开关。
今天，有许多处理模拟电视信号的数字表示方式的电视产品。例如，视频数字转换器，数字视频扰频器和解扰频器，电视机，盒式磁带录像机以及用数字格式记录模拟视像的录像机。在每一种这类电视产品中，模拟电视信号一般都要被数字化并储存在存储器中供下一步使用。
如果模拟电视信号没有被数了化并以基本上与接收到的一样的形式存储在存储器中或者从存储器读出，就会遇到一些问题(即模拟电视信号不同步)。这些问题包括造成图像模糊的光栅行位移和引起图像色彩不正的彩色镶边。
为对视频产品接收的模拟电视信号加工整步，一般要进行模拟电视信号的锁相以提供一个使用常规模拟电路的数字基准时钟。但是，已经发现使用这样的常规模拟锁相电路，由于上面指出的问题以及由于需要大是和大尺寸的元件，并不适合用于大多数数字处理的目的。
数字锁相可用来代替模拟锁相以减少或消除模糊和彩色镶边，但是，使用常规的数字锁相技术也有若干缺点。准确地说，通常需要很大数目地数字门，这是花费很大的。如果不能将这种电路集成为单块的集成电路的话，这也使用起来极为困难。而且这种常规的数字技术一般都要求一个专门用于锁相目的的独立数字电路。此外，在数字数据的每一个光栅行(即水平行)中的DC偏移也会引起光栅行被移位，从而造成图像模糊。
而且，对PAL(逐行倒相)电视信号的锁相还提出一个特殊的难题。在PAL电视信号中，彩色副载波(即彩色同步信号)信号对每一水平行的电视信号均交错90°或π/2弧度。从每一水平行到下一行，彩色同步信号将交替提前或推后90°，从而产生出两个可能的相位。于是，为要锁定PAL电视信号，就需要有一个机构来判别这两个相位。
因而需要的是一个用于PAL电视系统的数字彩色同步相位开关，由它判别这个PAL相位以提供一个对PAL电视信号中的彩色同步信号锁相的有效手段。这将依次消除PAL电视信号中的光栅行的失准和彩色镶边，降低所需的门数量和费用，使系统能够与其他的视频处理电路合并为一个单块的集成电路。因而，本发明的一个目的就是提供这样一种用于PAL电视系统的数字彩色同步相位开关。
根据本发明的理论，提供一个用于判别PAL电视信号中彩色同步信号的相移的数字彩色同步相位开关。数字彩色同步相位开关判别PAL电视信号中彩色同步信号的交替90°相移，使相位误差检测器能够锁相到这个彩色同步信号上。这一点基本上可通过使相位误差检测器产生一个相位交替的基准时钟极色同步信号的交替相位同步而达到。
在一个优选的实施例中，一个响应PAL开关信号的相位选择器或者选择第一基准时钟或者选择第二基准时钟，一个相位延迟机构将相位选择器所选择的第一基准时钟或第二基准时钟延迟以产生一个第三基准时钟。一个相位比较器将第三基准时钟的相位与彩色同步信号的相位相比较以产生一个控制信号。一个累计机构大体上在整个彩色同步信号上对控制信号累计以产生一个累计数值。此累计值与门限机构中的门限值相比较产生出一个校正信号。一个PAL开关信号发生器根据校正信号产生PAL开关信号，使得相位选择器选择具有基本上相当于彩色同步信号的相位的第一基准时钟或第二基准时钟。
使用本发明提供一个用于判别PAL电视信号中彩色同步信号的相移的数字彩色同步相位开关。结果，前面提到的对PAL电视信号中彩色同步信号锁相的困难便基本上消除了。
本发明的其他优点，对于熟悉这一技术的那些人员来说，在参照附图阅读下面的详细说明之后，将变得一目了然，在附图中：
图1是本发明所使用的数字相位误差检测器的一个原理方框图；
图2是图1中的数字相位误差检测器所使用和产生的一系列不同的波形图；
图3是本发明中数字相位误差检测器所使用的带通滤波器的滤波器响应曲线；
图4是一个波形图，示出数字相位误差检测中使用的混合器的输出的模拟表示方式；
图5是数字相位误差检测器使用的误差转电压电路的一个原理方框图；
图6是本发明一个优选实施例的原理方框图，图中使用了数字相位误差检测器。
图7是本发明所使用和产生的一系列不同的波形图；
图8是正确调定PAL开关时，本发明所使用和产生的一系列标时波形图；以及
图9是当PAL开关设定错误时，本发明所使用和产生的一系列标时波形图。
下面对涉及PAL(逐行倒相)电视系统的数字彩色同步相位开关的优选实施例的叙述本质上仅是示例性的，一点也没有限制本发明或它的应用或使用的意思。而且，虽然在下面引用各种硬件机构来详细叙述本发明，但那些熟悉这一技术的人员将体会到，本发明也能用软件实现。
参照图1，示出一个用于锁相到PAL(逐行倒相)模拟电视信号上的数字相位误差检测器10的原理方框图。那些熟悉这一技术的人员将体会到，虽然下面只摆出相位误差检测器10的详细叙述，但其它型式的相位误差检测器也能使用。而且，相位误差检测器的工作将在假设水平行之间没有出现彩色同步信号的90°相移的情形下开始讨论。
数字相位误差检测器10使用一个8位的模/数转换器12接收PAL模拟电视信号13。模拟电视信号13包括一个彩色同步信号14，如图2和7所示，它是6至10周的色度副载波频率的正弦波。这个彩色同步信号14大约每64微秒在PAL模拟电视信号13中的同步脉冲15之后于每个光栅行的开始处出现一次。彩色同步信号14是一个用来为解调色度信号建立基准的信号，并且是模拟电视信号13的一部分，数字相位误差检测器10将要与之锁相或锁频。归根结底，这将提供一个稳定的样本时钟(SCLK)16供模/数转换器12将模拟电视信号数字化时使用，以及将数字数据钟控存入存储器和以后读出存储器的数字数据。图2还示出彩色同步信号14的一个放大的波形，包括叠加在彩色同步信号14上的彩色同步信号14的一个方波表示方式18。
模/数转换器12将模拟电视信号13中的彩色同步信号14数字化，并在模/数转换器12每次受样本时钟(SCLK)16钟控时输出方波18的8位数字表示式。彩色同步信号14受模/数转换器12在一个任意但不变的相位取样，这意味着数字相位误差检测器10在本质上功能和像锁频回路一样。每一个8位的数字数据样本表示一个对应于方波18的幅度的数字。例如，若方波18基本上与样本时钟(SCLK)16同相，并且被取样方波18的正负峰幅度等于85毫伏和35毫伏，中心基准为60毫伏，则8位的样本就在数字85、60、35、60、85等等之间反复倒换。出现这种情况是因为要用4个样本时钟脉冲(SCLK)16对1周彩色同步信号14取样。于是样本时钟(SCLK)16具有一个约为17.72MHz的频率，差不多是大约为4.43MHz彩色同步频率的4倍。
来自模/数转换器12的数字数据流沿8位平行数据总线(即8根线)加到一个第一8位数字寄存器20和一个第二8位数字寄存器22，以及一个倒相器24，其输出随后被加法器26求和。这一组合在本质上构成一个带通滤波器28，进行交流耦合以消除彩色同步信号14由于开始时被数字化和存放在相位检测器10中而产生的DC偏差。每个8位数字寄存器20和22将数字数据流延迟一个样本时钟(SCLK)16，于是，在数字数据通过寄存器20和22到达加法器26之前共发生了2个样本时钟(SCLK)16的延迟。加到倒相器24上的数字数据流也在加到加法器26之前被倒相。
还应当指出，整个相位误差检测器10都使用二进制个补码数字信号，因此，当最高位(MSB)为“1”时，这表示一个负数，而如果最高位(MSB)或顶位为“0”，这就表示一个正数。二进制补码格式在数字数据被倒相时使用，并用于决定导前和滞后的相位误差。因而，为了在加法器26中进行正确的2进制补码运算，要将数字“1”馈到加法器26的进位线上。
在加法器26，倒相的数字数据与延迟了2个样本时钟(SCLK)16或者说与来自倒相器24的数字数据相差180°的数字数据求和。这样做，使彩色同步信号14的DC偏移在它被取样和进一步的数字处理之前就被消除了。这就确保了光栅行对数据光栅行的DC偏移的消除，所以需要这样，是因为DC偏移可能会在本发明所使用的混合器输出端以及很快就要详细讨论的后面线路中产生一个不希望的错误信号。
例如，正像前面所指出的，假定方波18的正负峰电压等于85毫伏和35毫伏，其中心基准为60毫伏，则60毫伏的中心基准电压最终会被消除，使你有一个具有峰间电压+50毫伏和一50毫伏，中心基准为零毫伏的方波18。参照图3，示出带通滤波器28的滤波器响应。正如在图3所看到的，滤波器28在彩色同步信号14的大约4.43MHz频率处具有最大的响应。
来自带通滤波器28的数字数据流被加到一个2-1转换开关32的“0”输入端28和“1”输入端30，而加到“1”输入端30的数字数据则在加到转换开关32之前由倒相器35倒相。转换开关32充当一个2-1的开关，并根据基准时钟(RCLK)36进行切换，本质上形成一个乘法器或混合器38。基准时钟(RCLK)36，如图2所示，具有一个大约4.43MHz的频率，差不多是约为17.72MHz的样本时钟(SCLK)16的频率的四分之一。基准时钟(RCLK)36基本上与彩色同步信号14的频率相同。基准时钟(RCLK)36提供两上高时钟信号和两个低时钟信号使两个周期的未倒相数字数据通过转换开关32(即“0”、“0”、“1”、“1”、“0”、…)。
混合器38的输出的模拟表示方式示于图4。这个模以表示方式在本质上由输入正弦波或彩色同步信号14与图2所示的基准时钟(RCLK)36正弦波37的乘积组成，它是这些正弦波频率的和与差。高频波形40由和波形与差波形两者构成(即F彩色同步+FRCLK和F彩色同步-FRCLK)，低频波形42由波形40的平均值构成，在本技术中称作“拍音”。使用这个平均值或者说使用这个本质上的差频使得能决定彩色同步信号14与基准时钟(RCLK)36之间的相位差，类似于用一个已知的基准频率被乘以其90°相移得出相位误差的相位检测器。如果低频波形42是平滑的直线或DC就表示在波形14和37之间没有相位误差。
来自转换开关32的数字数据被加到一个与具有反馈回路48的14位数字寄存器46结合在一起的14位加法器44上。这就构成一个累加器50，它通常与混合器38共同组成一个相位检测器。此外，累加器50执行滤除波形40的和频分量(即F彩色同步+FRCLK)的功能。数据线数目或位数在加法器44之后由8位增加到14位，以适应14位数字寄存器46中的数据积累。14位数字寄存器46包括有受图2和7所示的彩色同步门信号56(来源于门58)触发的一个启动部分52和一个复位部分54。彩色同步门信号56在彩色同步信号14作用时为高电位，在6至10周彩色同步信号14结束时进入低电位。于是，来自混合器38的大约24至40个样本时钟(SCLK)16值的数字数据积累在14位数字寄存器46中。这个数据是在启动部分52由于彩色同步门信号56而保持高电位时积累的。随着数据的积累，和分量(即F彩色同步-FRCLK)普遍被除去而差分量(即F彩色同步-FRCLK)或拍音则全部保留。当彩色同步门信号56步入低电位时，复位部分54使累加器复位至0，同时，积累的数据在门62的后沿时加到一个14位数字寄存器或误差寄存器60。
这个积累的数字数据表示彩色同步信号14和基准时钟(RCLK)36之间的相位误差并被存储在误差寄存器60中直到误差寄存器60下一次开启接收新的相位误差为止。若样本时钟(SCLK)16是准确的或正确的，则积累在累加器50中的数字数值应当等于零(即波形42应当具有等于0的频率或DC)。如果样本时钟(SCLK)16的相位导前，则得到一个正数，而如果相位滞后，就会在二进制补码运算下得到一个负数。
存储在误差寄存器60中的相位误差连续加到一个误差转电压电路64，后者将数字相位误差转换成一个DC控制电压，以改变压控振荡器(VCO)66的频率，通过一个1∶4分频电路68用基准时钟(RCLK)36跟踪彩色同步信号14的频率。这就最后实现了一个锁相或锁频回路，它产生一个具有大约17.72MHz频率的样本时钟(SCLK)16，在对模拟电视信号进行数字化期间使用，以及钟控这个数字化的数据进出存储器(未示出)用于视频产品的下一步运算。
转到图5，示出一个误差转电压电路64的详细原理方框图。误差转电压电路64包括一个20位的加法器70和一个带有反馈回路74的20位数字寄存器72。这就组成一个累加器76，类似于图1所示累加器50。累加器76具有一个输出78，它就是加法器70的进位信号。随着加法器70对来自误差寄存器60的数字数据连续求和以及数字数据超出20位极限，进位信号78不再移入另外的加法器，而被送到一个1位数字寄存器80。来自误差寄存器60的数字数据对已经数字化的每个彩色同步信号14后边的每一个光栅行周期都是稳定的。各进位信号的占空因素正比于连续输入加法器70的数字数据的值，这产生出一个连续脉宽调制(PWM)的输出78，具有一个在30％到70％之间的占空因素，对数字数据的每一个光栅行输出变化一次。这就构成了一个使用少得多的门电路生产的廉价数/模转换器。
各个进位信号随后加到一个1位数字寄存器80，产生一个纯净的微分相位误差信号，再加到一个主要由一个运算放大器84组成的模拟回路滤波器82上。运算放大器84用一个10KΩ电阻器86与一个0.1μF电容器88并联(就是运算放大器84的负反馈回路)构成。在运算放大器84的正输入端是一个10KΩ保持电阻90，而在倒相输入端则有一个20KΩ的串联电阻92以及一个10KΩ电阻94与位于两个附加的1KΩ电阻98和100之间的1KΩ可变电阻96并联，电阻98和100分别连接到-5V和+5V的电压。这就产生出一个纯净的DC输出电压加到VCO66上。1KΩ可变电阻96为VCO66提供一个偏压，使VCO66工作电压的中心能够在标准的17.72MHz频率处接近0相位误差，使锁相或锁频回路的形成范围最大。
数字相位误差检测器10的更详细说明叙述在申请系列NO中，在此作为参考，它由格利高里A希利夫(Gregory A.Shreve)、金S.古兹诺(Kim S.Guzzino)和罗伯特W.胡尔维(RolertA.Hulvey)作为发明者(TRW概要NO.12-0686)与本发明同时申请，名称为“锁定到电视信号的彩色副载波上的数字相位误差”。
参照图6，示出了用于PAL电视信号13的彩色同步相位开关102与数字相位误差检测器10一起工作的原理方框图。数字彩色同步相位开关102包括一个由1位数字寄存器106和一个2-1转换开关108组成的相位选择器104。相位选择器104随着PAL电视信号13中的彩色同步信号14交替超前和后移90°而为基准时钟(RCLK)36选择正确的相位。来自数字相位误差检测器10的基准时钟(RCLK)36(现在称作RCLK′)加到1位数字寄存器106的D输入端。数字寄存器106受样本时钟(SCLK)16钟控，使得数字寄存器106的Q输出端为延迟90°的RCLK′或RCLK′-90°。RCLK′- 90°信号加到转换开关108的0输入端，而没有延迟的RCLK′信号则加到转换开关108的1输入端。转换开关108的输出实质上是根据从PAL开关信号发生器110送以转换开关108的选择输入信号(即S输入端)而在RCLK′和RCLK′-90°之间倒换。一旦数字彩色同步相位开关102正确锁定到彩色同步信号14的交替相位上，相位选择器104就将交替倒换选择基准时钟(RCLK)36的正确相位，随后加到数字相位误差检测器10。
PAL开关信号发生器110控制选择RCLK′信号还是RCLK′-90°信号被相位选择器104输出。PAL开关信号发生器110包括一个异或非门112和一个1位数字寄存器114。数字寄存器114的Q端输出加到转换开关108的S输入端以选择转换开关108的输出。Q端输出还加到异或非门112的一个输入端。假设异或非门112的另一输出端保持低电位状态(即“0”)，PAL开关信号发生器110每当数字寄存器114被水平同步脉冲116钟控时，就将触发产生交替的高/低电位Q输出113(即PAL开关信号113)，如图7所示。
例如，假设数字寄存器114的Q输出为高电位(即“1”)，这个高输出加到异或非门112的输入端。由于异或非门112的另一输入端为低电位(即“0”)，异或非门112提供一个低输出加到数字寄存器114的D输入端。这个低输出借助下一个水平同步脉冲116通过数字寄存器114。数字寄存器114的Q输出随即为低电位，后者又再次加到异或非门112上。由于异或非门112的两个输入端现在都是低电位，故输出为高电位，这个高输出借助下一个水平同步脉冲116通过数字寄存器114，以此类推。为了延迟PAL开关信号发生器110倒换高/低电位输出(即随后要触发转换开关108的PAL开关信号113)，异或非门112的另一个输入端(称为校正输入端118)必须提供一个如图7所示的高输入电位，下面将详细讨论。参照图8和9，转换开关108的输出或者是RCLK′信号或者是RCLK′-90°信号，都是经过彩色同步信号14的交替相位校正的最后基准时钟(RCLK)36。这一输出加到转换开关38和延迟电路或1位数字寄存器120。1位数字寄存器120在D输入端接收基准时钟(RCLK)36并在Q输出端输出这个已经被延迟了一个样本时钟(SCLK)16或90°基准时钟36(即RCLK-90°)。数字寄存器120的Q输出加到一个由异或门122构成的相位比较器122。来自数字相位误差检测器10中的加法器26的最高位(MSB)或符号位也加到异或门122。由于数字相位误差检测器10和数字彩色同步相位开关102两者都用2进制补码数字信号，加法器26的最高位表示彩色同步信号14和基准时钟(RCLK)36表示内部连续产生的正弦波基本使用同一个方法。因此，假定彩色同步信号被样本时钟16锁相，除了由于是PAL电视信号13而相移90°的情形外，相位比较器122见到的或不是0°相位或就是180°相位。也就是说，(MSB)符号位信号与PCLK-90°信号不是同相(即0°)就是相差180°。
如果数字寄存器120的Q输出端的RCLK-90°信号与彩色同步信号14同相(即0°)，则相位比较器122的输入(即“MSB”和“RCLK-90°”)将在两对低输入和两对高输入之间交替，造成相位比较器122如在图9的第二组波形图中所看到的连续低输出(即“XOR”输出)。如果数字寄存器120的Q输出端的RCLK-90°信号与彩色同步信号14相差180°，则相位比较器122的输入(即“MSB”和“RCLK-90°”)将在两对低/高输入和两对高/低输入之间倒换，造成相位比较器122如在图8所看到的连续高输出(即XOR输出)。
异或门122的控制输出或XOR输出加到第一累加器124和第二累加器126上，每个累加器基本上均执行累计功能。第一和第二累加器124和126均包括一个6位数字上下计数器124和126。第一上/下计数器124在输入端128接收到一个高输入时向上计数(即累加)或累计加1，并且在输入端128接收到一个低输入时向下计数(即递减)或累计减1。相反地，第二上/下计数器126在输入端130接收到一个高输入时向下计数或累计减1，并有在输入端130接收到一个低输入时则向上计数或累计加1。于是，第一和第二累加器124和126根据异或门122的XOR输出交替增1或减1。
上/下计数器124和126受样本时钟(SCLK)16钟控，并且仅在彩色同步门信号56为高电位时被启动或动作。因此，上/下计数器124和126在彩色同步门信号56为高电位时才大体在整个彩色同步信号14上累加或累计。这一在大体上整个彩色同步信号14期内累加或累计为相位开关提供大约15dB的抗扰度。在对一个彩色同步信号14累加一个累计值时，第一上/下计数器124由于接收到水平同步脉冲116而被清零，而第二上/下计数器则同时在LVAL输入端132装入第一上/下计数器124中的计数值。
参照图8，示出PAL开关信号发生器110正确倒换(即PA开关信号113)时数字彩色同步相位开关102的工作过程。在图8中，RCLK-90°信号示出与(MSB)符号位信号或彩色同步信号14相差180°，造成两对低/高输入和两对高/低输入被加到相位比较器122上，如图8的第一组波形图所示。相位比较器122的输出于是为连续的高电位(即XOR输出)。因此，第一上/下计数器124在彩色同步门信号56(它具有一个大约在6-10个样本时钟(SCLK16)之间的周期)期间将向上计数。假定在彩色同步门信号56期间出现8个样本时钟信号，则第一上/下计数器124将向上计数到一个+32的计数值并且第二上/下计数器126(假定它被预先装入一个+32的计数值)将计数到一个0累计值。一经接收到下一个水平同步脉冲116，第一上/下计数器124被清零，并且第二上/下计数器126通过LVAL输入端装入第一上/下计数器124中的数值，使第二上/下计数器126现在保持一个+32的累计值(见图7中的“正常工作过程”)。
在下一个水平行或彩色同步信号14期间，彩色同步信号14被移相+90°或-90°，造成(MSB)符号位相应移相+90°或-90°。此外，由于PAL开关信号发生器110正确工作，PAL开关信号113正确触发转换开关108，使得RCLK-90°信号也移相90°。这使得(MSB)符号位信号继续与RCLK-90°信号相差180°，造成两对高/低输入与两对低/高输入加到相位比较器122上。这就使得相位比较器122连续输出一个高输出，造成上/下计数器124向上计数到一个+32的计数值，而第二上/下计数器126则向下计数到一个0的累计值。
在下一个彩色同步信号14，彩色同步信号14被移相90°，同时RCLK-90°信号被再次移相90°，使得相位比较器的两个输入信号再次相差180°，提供一个相位比较器122的连续高输出(即“XOR”输出)。因此，高输出使得已被水平同步脉冲126清零的第一计数器124在彩色同步门信号56期间再次向上计数到+32的计数值。被装入第一计数器124以前的数值(由+32构成)的第二上/下计数器126再次向下计数到一个0的累计值。于是，随着对彩色同步信号14移动相位0°至90°，(MSB)符号位信号和RCLK-90°信号同时改变相位90°，使它们仍然互相差180°，从而比较器122的输出23导致第二上/下计数器126总是向下计数到一个约为0的数值。
此外，应当指出，XOR输出正确时或者对每一水平行都为高电位或者对每一水平行都为低电位。如果是高电位，第一上/下计数器124将向上计数到+32，或者，如果输入信号像上面讨论的那样在每一行都受干扰的话，计数得将少一些。如果是低电位，则第一上/下计数器124将在每一行向下计数到-32。不论在哪种情形，第二上/下计数器126均被装入第一上/下计数器124的最后数值，并继续向反方向计数，其结果对每一水平行都终止在0左右。换句话说，如(MSB)符号位信号对每一水平行也都和RCLK-90°信号同相(即0°)的话，XOR输出对每一水平行将是连续的低输出，从而使得PAL开关信号发生器110正确倒换PAL开关输出信号113。
相反地，如果PAL开关信号发生器110切换不当或错误，XOR输出将在下一个水平行上或为高/低或为低/高输出之间倒换，如图9所示。假定RCLK-90°信号与彩色同步信号14或(MSB)符号位信号相差180°，则一对低/高输入和一对高/低输入加到相位比较器122上，如图9中第一组波形图所示。相位比较器122的XOR输出为连续的高电位，使第一上/下计数器124向上计数到+32的数值，而第二上/下计数器则向下计数到数值0。一经接收到下一个水平行的同步脉冲116，第一上/下计数器125就被清零并且第二上/下计数器126通过LVAL输入端132装入第一上/下计数器124中的数值，结果是第二上/下计数器126现在保持一个+32的数值。
在下一个彩色同步信号14期间，彩色同步信号14将不是导前就是延后90°，并且相应的(MSB)符号位信号也将分别导前或延后90°。则且，由于PAL开关信号发生器110倒换不正确，RCLK 90°信号将反着(MSB)符号位信号偏移+或-90°，致使(MSB)符号位信号与RCLK-90°信号同相位。这一情况造成两对高输入和两对低输入加到相位比较器122上，导致一个连续的低XOR输出，如图9波形图的第二部分所示。这使得第一上/下计数器124向下计数到一个-32的数值，而第二上/下计数器126则从数值+32向上计数到一个+64的数值。
第二上/下计数器126的输出加到一个绝对值电路(ABS)134上，后者对加于其上的累加或累计数值取绝对值并将绝对值加到一个门限电路136。绝对值电路134一般包括一个分析加于其上的数字数据的符号位或最高位(MSB)并将该数字信号转换成一个正数字信号的电路。例如，如果最高位(MSB)在2进制补码的情形下为低电位或“0”，这表示数值为正，不需要任何进一步的运算。如果最高位(MSB)为高电位或“1”，这表示数值为负，这时绝对值电路134将翻转所有6个数位，并且向最低位(LSB)加1，由此使得负数数值改变为一个正数数值。
门限电路136最好是一个6位二进制加权比较器，它将来自绝对值电路134的6位数字数据与一个门限值相比较。若数字数据超过门限值，则门限电路136提供一个1位的高输出。如果数值小于门限值，则门限电路136提供一个低输出。这些输出叫做校正信号118。门限值一般设置得高于计数器124和126在一个彩色同步门信号56期内(即6至10个时钟脉冲)所能计数到的最大绝对值。于是，若假定采色同步门信号56持续8个左右时钟脉冲，门限值就定为50左右。
因此，如果PAL开关信号发生器110工作正确，第二上/下计数器126中的数值保持为+/-0左右。由于这个数值小于50，故门限电路136提供一个低校正信号至异或非门112的输入端，如图7的正常工作部分所示。这使得PAL开关信号发生器110继续倒换正确的PAL开关信号113，由此导致相位选择器104输出正确的基准时钟(RCLK)36。应当指出，校正信号118的119部分在计数器124和126的居于中间状态而彩色同步门信号56为高电位时出现。119部分是一个未知状态，它可低可高，不过不影响相位开关102的工作。
如果PAL开关信号发生器110工作不当或错误，第二上/下计数器126的输出一般将为+/-64左右。由于这个数字大于50的门限值，故门限电路136输出一个高校正信号118，如图7的PAL开关起动错误部分所示，这使得PAL开关信号发生器110对一个水平同步脉冲116停止倒换或延迟倒换。这便最后导致相位选择器104随后选择正确的基准时钟(RCLK)36，从而正确校准PAL开关信号发生器110与彩色同步信号14的交替相位同步。这就最后使得相位误差检测器10能锁定到相位交替的彩色同步信号14上。
应当指出，在系统起动时，相位误差检测器10与相位开关102互相作用如下。基准时钟(RCLK)36与彩色同步信号14一起用在相位检测器10中，提供一个相位误差来调整和校准压控振荡器(VCO)66。由于基准时钟(RCLK)的相位，像彩色同步信号一样，在每一个水平行都交错90°，因而看来似乎在最初收到一个新的电视信号13期间，相位误差可能被这两个信号的不同位的相位切换电路捕获，妨碍样本时钟(SCLK)16正确锁相到彩色同步信号14。但是，由于下面的理由，不会发生这个情况。首先，样本时钟(SCLK)16的自由振荡频率是如此靠近(在百万分之几百之内)被锁频率，以致基准时钟(RCLK)36的相位和彩色同步信号14在彩色同步信号14的区间内基本是个常数。这就提供了一个强有力的提示，RCLK-90°和彩色同步信号符号位(MSB)的相对相位都被输入到相位比较器122，于是使得相位开关102甚至在样本时钟(SCLK)16被完全锁定之前，就能正确决定PAL开关信号113的正确倒换相位。这样一来，由于参考时钟(RCLK)36和彩色同步信号14同相正确切换+和-90°，相位误差在每一水平行都有效，致使相位检测器如所预期地工作。
前面的讨论仅仅揭示和叙述了本发明的示例性实施例。熟悉这个技术的人员从这种讨论以及从附图如权利要求书将不难认识到，可以从中作出各种变化、修改和变例，而不会脱离如在下面的权利要求书中规定的本发明的精神和范围。