具有折叠和内插的模/数变换 本发明涉及执行了折叠和内插操作的模/数(A/D)变换电路和方法。本发明还涉及采用了这种A/D变换电路的信号处理器。
US-A-4831379(代理人案卷号PHA 1137)描述了上述类型的8位已有技术的A/D变换器。US-A-4381379的图3所示的A/D变换器包括以下部分：输入放大器阵列、折叠阵列、内插电路、一组细比较器和一组粗比较器以及编码器。
输入放大器阵列包括64个输入放大器。假定i是从0至63的整数。每一放大器Ai放大模拟输入电压和相应的基准电压VRi之间的差值，产生被放大的输出电压Vai。
折叠阵列以电的方式组合一组被放大输出电压VA0-VA63，产生16个VB信号VB0-VB7和VBN0-VBN7。在模拟输入电压在从VR0至VR63的输入范围内变化时，VB信号在它们的极限值之间重复地转换。模拟输入电压如US-A-4831379的图7所示。内插电路在每对相继的VB信号之间以倍数4进行内插，产生64个内插信号VD0-VB31和VDN0-VDN31。
细比较器组包括32个主-从触发器。每一主-从触发器Cq比较互补信号VDq和VDNq，产生数字倍Dq。于是得到32个位D0-D31，编码器把它们编码成为数字输出码的五个最低有效位MSB-3-MSB-7。粗比较器组包括三个主-从触发器，这三个主-从触发器响应基本上按照与VB信号相同的方式获得的三对相应的其它互补信号，分别产生数字输出码的三个最高有效位MSB-MSB-2。
本发明试图提供相对于该已有技术，允许具有可比的精度的更加成本有效的实现地A/D变换。为此，本发明的第一个方面提供如权利要求1所限定的A/D变换电路。本发明的第二个方面提供如权利要求5所限定的A/D变换方法。本发明的第三个方面提供如权利要求6所限定的信号处理器。有益的实施例在从属权利要求中进行限定。
本发明考虑了以下的因素。在原则上，已有技术那种A/D变换器的输入部分的复杂性可以通过增大内插数来减轻。例如，如果已有技术的A/D变换器电路的内插倍数是8而不是4的话，则就只需要32个而不是64个输入级。但是，在这种情况下，将得到64对而不是32对内插信号，结果是将需要64个而不是32个细比较器。因此，在已有技术的变换器中，内插倍数的选择带来在输入部分的复杂性和输出部分的复杂性之间的折衷。
在原则上，已有技术那种A/D变换器的输出部分的复杂性可通过增大折叠倍数、即由输入部分提供的、被组合成一个信号的过渡过程的次数来减轻。例如，如果已有技术A/D变换器的折叠倍数是16而不是8的话，则只有4对而不是8对互补信号被提供给内插电路。在这种情况下，将只获得16个而不是32个内插信号，因此，仅16个而不是32个细比较器就足够。但是，如果把提供给内插电路的信号对的数目减少为4，则内插信号、并由此A/D变换将具有较低的精度。因此，在已有技术的A/D变换器中，折叠倍数的选择带来在输出部分的复杂性和该A/D变换器的性能之间的折衷。在任何情况下，需要至少两个信号对进行内插，这意味着已有技术A/D变换器的折叠倍数不能大于32。
根据本发明，折叠或内插操作中的至少一种操作分别与内插或折叠操作中的另一种操作交替地执行一次以上。对于这种A/D变换，以上所述的、与已有技术A/D变换器相关的折衷不再适用。例如，根据本发明，可以执行后面跟有折叠操作的第一内插操作，该折叠操作的后面再跟有第二内插操作。在这种情况下，如果第一内插的内插倍数增大一倍，则总内插倍数将增大一倍，结果是只需要半数的输入级。此外，如果折叠操作的折叠倍数也增大一倍，则由于第二内插操作的缘故，内插信号的数目将保持不变，结果是将不需要额外的输出电路。因此，与已有技术A/D变换器不同，输入部分可通过增大内插倍数来得到简化，这不会自动地需要更复杂的输出部分。
本发明的另一个例子是后面跟有内插操作的第一折叠操作，再后面跟有第二折叠操作。在这种情况下，如果第二折叠操作的折叠倍数增大一倍，则总折叠倍数将增大一倍，结果是只有半数的信号将被提供给输出部分，于是输出部分可以具有较简单的结构。因为第一折叠操作的折叠倍数保持不变，因此被执行内插的信号的数目也保持不变，所以内插精度将不受影响。因此，与已有技术变换器不同，输出部分可通过增大折叠倍数来得到简化，这基本上不会影响精度。
本发明于是允许对A/D变换器的输入部分和输出部分进行简化，由此实现了成本经济性，对精度没有不利影响。此外，还减少了A/D变换器的功耗，使其特别适合在便携设备、例如摄像机、蜂窝电话和其它设备中使用。还有，由于输入部分需要相当少的晶体管，所以这些晶体管可以相当大，这有益于A/D变换器精度的提高。于是仅利用MOS晶体管就可以构成精度相当高的A/D变换器。这就使A/D变换器可被集成在通常利用MOS晶体管实现的数字信号处理器内。
参看以下描述的例子将对本发明及其其它特点一清二楚，这些特点可被随意地用来有利地实现本发明。
在附图中：
图1a至1d以方框图的形式表示本发明的A/D变换器的四个基本例子；
图1e以方框图的形式表示本发明的信号处理器的一个基本例子；
图2以方框图的形式表示本发明的A/D变换器的第一个具体例子；
图3a以方框图的形式表示在图2的A/D变换器内的输入部分的一实现例子；
图3b表示由图3a的输入部分所提供的过渡过程；
图3c以电路图的形式表示在图3a的输入部分内的输入放大器的一实现例子；
图4a以方框图的形式表示在图2的A/D变换器内的中间部分的一实现例子；
图4b以电路图的形式表示在图4a的中间部分内的折叠电路的一实现例子；
图4c以电路图的形式表示在图4a的中间部分内的内插折叠电路的一实现例子；
图4d和4e表示在图4a的中间部分内的折叠信号；
图5表示本发明的A/D变换器的第二个具体例子；
图6a以方框图的形式表示在图5的A/D变换器内的折叠级的一实现例子；
图6b以方框图的形式表示在图6a的折叠级内的折叠电路的一实现例子；
图6c至6d表示在图6b的折叠电路内的信号。
在所有附图内，相同的元件具有相同的标号。
图1a至1d表示本发明的A/D变换器的四个基本例子。这四个基本例子具有以下共同点：输入部分IS提供与模拟输入信号Vi的不同电平相关的过渡过程T1…TX，中间部分IMS对过渡过程T1…TX执行折叠F和内插I操作来获得一组位确定信号X0…XQ。至少折叠F或内插I操作中的一种操作分别与内插I或折叠F操作中的另一种操作交替地被执行一次以上，输出部分OS在位确定信号X0…XQ的基础上提供数字输出信号D0。
图1a至1d所示四个基本例子之间的不同在于中间部分IMS。在图1a和1b中，首先执行折叠操作F1，随后执行内插操作I1。在图1a中，折叠操作FN提供位确定信号X0…XQ组，而在图1b中，内插操作IN提供该位确定信号X0…XQ组。在图1c和1d中，首先执行内插操作I1，随后执行折叠操作F1。在图1c中，内插操作IN提供位确定X0…XQ组，而在图1d中，折叠操作FN提供该位确定信号X0…XQ组。
在图1a至1d所示的每一个基本例子中，可从有或可以没有不被看作是如这些图所示那样的其它的折叠和内插操作。例如，在图1b例子的A/D变换器中，可以执行两次折叠操作和两次内插操作。在这种情况下，N＝2，就是说，最后的内插操作是在折叠操作F1之后被执行的I2。作为另一个例子，在图1b例子的A/D变换器中，可以执行三次折叠操作和三次内插操作。在这种情况下，N＝3，就是说，最后的内插操作是I3，而在图1b中未示出的折叠操作F3在第二次内插操作I2之后被执行。
在图1a至1d中，就在连接两个功能方框的线之上的标号表示左侧方框可作用于右侧方框的过渡过程的最大数目。就在连接两个功能方框的线之下的标号表示左侧方框可作用于右侧方框的折叠信号的最大数目。用F和I表示的功能方框分别执行折叠和内插操作。内插操作I使过渡过程的次数和折叠信号的个数都增大为原次数和原个数乘以其内插倍数。第一折叠操作F1产生若干个折叠信号，这些折叠信号的个数等于向该第一折叠级提供的过渡过程的次数除以该折叠级的折叠倍数。后续折叠操作-如果有的话-使折叠信号的数目减少为原个数除以相应的折叠倍数，但不改变过渡过程的次数。折叠倍数和内插倍数用表示相应操作的相同标号来表示。
图1e表示本发明的信号处理器的基本例子。图1e的信号处理器接收模拟信号Sia，提供被进行了数字处理的输出信号Sod。在图1e的信号处理器中，本发明的A/D变换器ADC把模拟输入信号Sia变换为数字信号，该数字信号被数字信号处理器DSP进行处理，产生数字处理的输出信号Sod。图1e的信号处理器可以例如是集成电路或接收器。
图2表示本发明的8位A/D变换器的第一个具体例子。图2的A/D变换器的输入部分IS响应模拟输入信号Vi提供19个过渡过程T1…T19。图2的A/D变换器的中间部分IMS顺序地执行倍数为2的第一内插操作I1、倍数为9的折叠操作F1和倍数为8的第二内插操作。于是得到32个位确定信号X0-X31，输出部分OS根据这些位确定信号产生8位数字输出信号Do的5个最低有效位。此外，图2的A/D变换器还包括图中未示出的产生3个最高有效位的电路。该电路可以类似于例如在US-A4 831 379中使用的同一目的的电路。
图3a表示图2的A/D变换器内的输入部分IS的实现例子。图3a的输入部分包括19个输入放大器A1…A19的阵列。假定i是从0至19的整数，则每一个放大器Ai就放大模拟输入信号Vin和基准电压Vrefi之间的差值，产生过渡过程Ti。输入信号被放大得越多，中间部分IMS的任何偏移对A/D变换器精度的影响就越小。图3b表示输入信号Vin和过渡过程T1…T19之间的关系。输入信号范围用Vrange来表示。图3c表示输入放大器的细节。输入放大器Ai基本上是响应输入信号Vin和基准电压Vrefi之间的差值提供差分输出信号Vouti的差分对。
图4a表示图2的A/D变换器内的中间级IMS的实现例子。图4a的中间部分IMS基本上按照模块的方式利用类似的折叠电路和类似的内插折叠电路来构成，折叠电路用以FC…开头的标号来表示，而内插。折叠电路用以IFC开头的参考标志来表示。折叠电路FC…执行折叠操作F1的一部分。内插折叠电路IFC…执行第一内插操作I1，然后执行折叠操作F1的其余部分。电阻串RSTR执行第二内插操作I2。
图4b表示一任意折叠电路的细节。图4b的折叠电路主要包括三个差分对P1、P2和P3，它们的主电流输出端互连，以便以倍数3执行折叠操作。可通过差分输入端i1、i2和i3分别将三个差分输入信号提供给差分对P1、P2和P3。作为响应，在输出端O提供差分输出信号。
图4c表示一任意内插折叠电路的细节。图4c的内插折叠电路主要包括三对并联差分对P1a/P1b、P2a/P2b、P3a/P3b。每一对并联差分对在给其提供的一对差分信号之间执行内插。因此，内插倍数是2。三对并联差分对P1a/P1b、P2a/P2b、P3a/P3b的主电流输出端互连，以便对由这三对差分对提供的三个内插信号执行折叠操作。因此，折叠倍数是3。可通过差分输入端对ila/i1b、i2a/i2b和i3a/i3b分别将三对差分输入信号提供给这三对差分对P1a/P1b、P2a/P2b、P3a/P3b。作为响应，在输出端O提供差分输出信号。
图4a的中间部分IMS操作如下。折叠电路FC111组合三个过渡过程T2、T8和T14来提供折叠信号FS111。同样地，折叠电路FC112组合三个T4、T10和T16来提供折叠信号FS112，折叠电路FC113组合过渡过程T6、T12和T18来提供折叠信号FS113。折叠电路FC120把这三个折叠信号FS111、FS112和FS113组合成为提供给电阻串RSTR的折叠信号FS120。折叠电路FC311、FC312、FC313和FC320的组合按照与上述折叠电路FC111、FC112、FC113和FC120的组合相同的方式进行工作，但对根据图4a可容易被理解的其它信号进行处理。图4d表示在首先所提到的组合中的折叠信号FS311、FS312、FS313和FS320。折叠信号FS311包括过渡过程T1、T7和T13，折叠信号FS312包括过渡过程T3、T9和T15，折叠信号FS313包括过渡过程T5、T11和T17。折叠信号FS320包括所有这些奇数过渡过程。
内插折叠电路IFC211在过渡过程T1/T2、T7/T8以及T13/T14之间进行内插，并组合被内插的过渡过程来提供折叠信号FS211。同样地，内插折叠电路IFC212在过渡过程T3/T4、T9/T10以及T15/T16之间进行内插，并组合被内插的过渡过程来提供折叠信号FS212，内插折叠电路IFC213在过渡过程T5/T6、T11/T12以及T17/T18进行内插，并组合被内插的过渡过程来提供折叠信号FS213。图4e表示折叠信号FS211、FS212、FS213和FS220。在图4e中，被包括在这些折叠信号内的被内插过渡过程用实线来表示。由输入部分IS提供的过渡过程用虚线来表示，从这些过渡过程获得被内插过渡过程。折叠电路FC220把这三个折叠信号FS211、FS212和FS213组合成为提供给电阻串RSTR的折叠信号FS220。该折叠信号FS220也示于图4e。内插折叠电路IFC411、IFC412、IFC413和折叠电路FC420的组合按照与上述内插折叠电路IFC211、IFC212、IFC213和折叠电路FC220的组合相同的方式进行工作，但对根据图4a可容易被理解的其它信号进行处理。
图4a中仅示出其中一半的电阻串RSTR按照差分方式进行工作。按照差分方式操作是因为要被执行第二内插操作I2的折叠信号FS120、FS220、FS320和FS420是差分信号的缘故。该电阻串RSTR包括64个顺序的节点N0…N63，电阻连接在它们之间。折叠信号FS120的一半提供给电阻串RSTR的节点N0，而另外互补的一半提供给节点N32。同样地，折叠信号FS220的一半提供给节点N8，而互补的另一半提供给在图4a中未示出的节点N40，依此类推。于是电阻串就提供了32个差分位确定信号X0…X31，其中的一半X0+…X31+由图4a所示的电阻串的一半来提供，而互补的另一半X0-…X31-由图4a中未示出的电阻串的一半来提供。
应当指出，图4a的中间级内的第一内插I1由有源元件来执行，而第二内插由无源元件来执行。在原则上，类似于第二内插I2，第一内插I1也可以由无源元件来执行。在这种情况下，内插折叠电路IFC…可以用折叠电路FC…来代替。但是，如果第一内插是由无源元件来执行的，则输入放大器A1…A19的增益就会受到影响，这就会使精度降低。
图5表示本发明的10位A/D变换器的第二个具体例子。图5的A/D变换器的输入部分IS响应模拟输入信号Vi提供64个过渡过程T1…T64。图5的A/D变换器的中间部分IMS顺序地执行倍数为8的第一折叠操作F1、倍数为4的第一内插操作I1、倍数为8的第二折叠操作和倍数为4的第二内插。于是得到16个位确定信号X0…X15，输出部分OS根据这些位确定信号产生10位数字输出信号D0的4个最低有效位。此外，该输出部分OS还根据粗的位确定信号Z产生3个最高有效位，根据中间位确定信号Y产生3个中间有效位。粗的位确定信号Z可以按照类似于US-A4 831 370所描述的方式的方式来获得。以下将参看图6b讨论获得中间位确定信号Y的方式。
图5还表示了该A/D变换器的输出部分OS的某些细节。中间和粗位确定信号Y和Z通过同步电路SYNC提供给粗锁存器装置CLA。该同步电路分别使中间和粗位确定信号Y和Z与位确定信号X0…X15同步。位确定信号X0…X15提供给细锁存器装置FLA。该细锁存器装置FLA包括用于给其提供的每一位确定信号X0…X15的锁存器。同样地，粗锁存器装置CLA包括用于给其提供的每一中间和粗位确定信号的锁存器。编码部分ENC把由在锁存器装置CLA和FLA内的锁存器提供的输出位编码成为10位数字输出信号Do。
输入部分IS和执行第一折叠操作F1和第一内插操作I2的电路可以例如按照US-A 4831379所公开的方式来实现。于是将获得32个差分折叠信号FS1…FS32，这些信号分别类似于在US-A 4831 379中的互补信号对VD0/VDN0…VD31/VDN31。
图6a表示特别适合于执行第二折叠操作F2的折叠级的实现例子。图6a的折叠级包括四个相同的折叠电路FCX1、FCX2、FCX3和FCX4。折叠电路FCX1组合分别提供给输入端i1…i8的折叠信号FS1、FS5、FS9、FS13、FS17、FS21、FS25和FS29来提供折叠信号FX1。折叠电路FCX2组合分别提供给输入端i1…i8的折叠信号FS2、FS6、FS10、FS14、FS18、FS22、FS26和FS30来提供折叠信号FSX2，等等。
图6b表示在图6a的折叠级内的一任意折叠电路FCX的细节。图6b的折叠电路包括7个组合电路CC1…CC7，这7个组合电路实际上按模拟“异或”电路进行工作，可以例如利用乘法器来实现。组合电路CC1组合在输入端i1和i5提供的折叠信号，组合电路CC2组合在输入端i3和i7提供的折叠信号，组合电路CC3组合在输入端i2和i6提供的折叠信号，组合电路CC2组合在输入端i4和i8提供的折叠信号，等等。组合电路CC5组合组合电路CC1和CC2的输出信号，组合电路CC6组合组合电路CC3和CC4的输出信号。最后，组合电路CC7组合组合电路CC5和CC6的输出信号，在输出端O提供输出折叠信号。
图6c至6f表示折叠电路FCX1的操作。图6c表示作用于折叠电路FCX1的折叠信号FS1、FS5、FS9、FS13、FS17、FS21、FS25和FS29。在组合电路CC1内被组合的折叠信号FS1和FS17分别用粗实线和粗虚线来表示，而其它折叠信号用细实线来表示。图6d表示在折叠电路FSX1内的组合电路CC1、CC2、CC3和CC4的输出信号。组合电路CC1和CC2的输出信号分别用粗线和粗虚线来表示，而其它信号用细线来表示。图6e表示在折叠电路FCX1内的组合电路CC5和CC6的输出信号，图6f表示在折叠电路FCX1的输出端O处的信号，该信号就是折叠信号FSX1。在图6d和图6e中，组合电路的输出信号由用于该组合电路的相同标号来表示。
图6b的折叠电路特别适合于提供上述中间位确定信号。在原则上，在任一折叠电路FCX1…FCX4内的任一组合电路CC1…CC4的输出信号都可提供给输出部分作为中间位确定信号。此外，在任一折叠电路FCX1…FCX4内的任一组合电路CC4或CC6的输出信号都可提供给输出部分OS作为另一中间位确定信号。后一中间位确定信号比首先提到的位确定信号低一个有效位。还有，在任一折叠电路FCX1…FCX4内的组合电路CC7的输出信号还可提供给输出部分OS作为再一个中间位确定信号。后一中间位确定信号比该折叠电路提供的首先提到的位确定信号低两个有效位。
应当指出，上述例子是说明而不是限制本发明，本领域的普通技术人员能够不超出所附权利要求书的范围而设计许多替代的实施例。不应把括号内的任何标号看作是对有关权利要求的限定。本发明可用包括若干个不同元件的硬件来实现，也可用恰当地编程的计算机来实现。