数字滤波器组结构 及其实施方法 本发明是关于一种数字滤波器组结构及其实施方法，特别是关于一种将间隔取样多重速率系统(Decimation in Multi-Rate Sys-tem)及分布式算术算法(Distributed Arithmatic Algorithm)二者相结合，来实现减小尺寸面积的数字滤波器组结构及其实施方法。
一般语音(speech)、乐音(audio)和图像(video)处理经常会使用滤波器组(filter bank)，以便将一个外界输入信号分割成数个窄频带的信号组群。这些窄频带的信号组群按照不同的应用，如乐音的压缩、合成、或语音识别等，而有各种不同的算法(Algorithm)相对应。这些窄频带信号组群的产生，需要由相对应个数的滤波器来完成，因此窄频带的信号个数愈多，这些以硬件实现的滤波器个数也愈多，所以按照这种现有结构所需占用的尺寸面积也随窄频带的信号个数呈线性增加，或者只有使用昂贵数字信号处理器芯片(DSP Chip)以固件(firmware)实现它们。
此外，一般现有数字滤波器的硬件实现不外乎乘法器、加法器以及寄存器三种元件组合而成，而其中乘法器的硬件结构则比加法器以及寄存器复杂的多。
现有的滤波器组(filter bank)硬件结构，如图1所示，由数个频带不重叠或少量重叠的滤波器如N个组合而成，N为自然数，其中滤波器可为模拟滤波器或数字滤波器，用以将一输入的频带信号分成N个次(窄)频带信号输出，故它在接受该输入信号后，将产生输出信号1～输出信号N。数字滤波器则按不同的规格要求而有有限脉冲响应(FIR)，如图2；及无限脉冲响应(IIR)两种形式，无限脉冲响应则又有直接型I(Direct form I)，如图3，及直接型II(Directform II)，如图4等不同的网络结构，其理论在一般教科书上都有所记载，在这里用一简短说明配合上述图示来描述。
如图2、3、4所示，h0～hM、a1～aN-1、c0～cN-1为数字滤波器组系数，用来与一对应节点上的信号相乘，再累加到下一节点上，Z-1则为延迟函数，用以延迟前一节点上的信号至下一节点。以图3为例，假设当前时间为n，同时每一往前顺延的时间单位为1～(N-1)，并且各时间单位具有一对应地信号，即当前外界输入信号X(n)、当前极点(pole)输入信号W(n)、及当前输出信号Y(n)，其关系式为
W(n)＝b0*X(n)+b1*X(n-1)+b2*X(n-2)+…+bN-1*X(n-(N-1))
Y(n)＝W(n)+a1*Y(n-1)+a2*Y(n-2)+…+aN-1*Y(n-(N-1))
而以图4为例，W(n)也为当前极点输入信号，Y(n)为当前输出信号，其关系式则为
W(n)＝X(n)+a1*W(n-1)+a2*W(n-2)+…+aN-1*W(n-(N-1))
Y(n)＝c0*W(n)+c1*W(n-1)+c2*W(n-2)+…+cN-1*W(n-(N-1))
其中，由上述关系式知，若单纯以硬件实现其乘积项与加法的展开，该结构势必需要许多乘法器、加法器和移位寄存器，而且其数量将随数字滤波器阶数(order)的增加而线性增加，当把这些数字滤波器组合成数字滤波器组(digital filter bank)并应用在语音、乐音及影像的处理上时，一旦滤波器组(filter bank)内滤波器个数要求增加，即分割的频谱数要求增加，则将会产生数量极多的乘法器、加法器和移位寄存器，如此庞大的硬件以集成电路的观点来看，相当不经济。
有鉴于此，本发明的目的在于，通过将间隔取样多重速率系统(Decimation in Multi-Rate System)及分布式算术算法(Distri-buted Arithmatic Algorithm)二者相结合来实现减小尺寸面积的数字滤波器组硬件结构及其电路。
本发明采用的间隔取样多重速率系统有多重阶段状态，每阶段状态操作在不同的速率，并重复使用少数的几个滤波器，可将一外界输入信号滤波出多个不同频带的信号组群，并根据不同应用领域用不同的算法作处理。
本发明利用分布式算术算法来处理乘积项和(sum of product)的运算，可应用在数字滤波器上。
本发明的间隔取样多重速率系统是采用间隔取样(Decimation)原理，并用树状结构、时间多路复用、循环反馈(recursive feed-back)来完成数字滤波器组结构的硬件实现。
本发明的间隔取样(Decimation)原理是将一取样后的输入信号经一组数字滤波器滤波后，选择特定频带信号，如低通信号的输出，并每隔M个取样点取出一点，使信号的传送速率经间隔取样后降为原来的1/M，称之为M分法间隔取样(M-fold Decimation)。
在本发明中，在Q个数字滤波器组的树状结构中，将可定义出Q个阶段状态，Q为自然数，而根据M分法间隔取样原理，前一阶段状态的信号群操作速率为后一阶段状态的信号群操作速率的M倍。
在本发明中，以时间多路复用方式规划数字滤波器组的树状结构中各个阶段状态的时序。
本发明的数字滤波器组结构的硬件实现，可配合循环反馈的方式而重复使用少数几个数字滤波器。
本发明的数字滤波器组结构由三个单元组成，包括输入信号选择单元，频带选择单元，及滤波器组单元。
本发明的数字滤波器组结构的滤波器组单元，包括高通、低通及N个带通滤波器，它用分布式算术算法完成硬件实现，N为正整数。
在本发明中，利用分布式算术算法的数字滤波器组单元，其每一滤波器的电路，共有八个单元，即第一选择器，第二选择器，极点处理单元，并行转串行传送单元，移位寄存器，第一存储器，第二存储器，及零点处理单元。
本发明的数字滤波器应用的分布式算术算法，是利用查表法配合存储器来进行硬件实现的。
为实现本发明的上述目的与特点，本发明提供一种数字滤波器组结构，包括：
一输入信号选择单元，用于选择一外界输入信号或多个阶段低通信号中之一并输出；
一滤波器组单元，根据至少一个阶段状态控制信号来定义本单元的阶段状态，用以在接受来自该信号选择单元的输出后，进行滤波而输出各阶段高通、带通、和低通信号，并且该阶段低通信号将循环反馈至上述输入信号选择单元；及
一频带选择单元，用以接受来自该滤波器组单元的各阶段状态的高通信号、带通信号及最后阶段的低通信号，并确定一频带信号作为输出。
本发明还提供一种数字滤波器组结构的实施方法，包括下列步骤：
a.使用间隔取样多重速率系统，使该数字滤波器组具有多重阶段状态；
b.按时间多路复用方式规划所述各阶段状态的时序，使每个阶段状态操作在不同速率；
c.借助该数字滤波器组对一输入信号进行滤波，以产生多个不相重叠或少量重叠的频带信号群；及
d.选择上述频带信号群的一部分，对该数字滤波器组进行循环反馈，以产生具有多重阶段状态的频带信号群。
采用本发明的上述数字滤波器组结构及其实施方法，可以减少所需的滤波器组内滤波器个数，从而实现减小尺寸面积的数字滤波器组结构，更为经济。
图1示出了现有的滤波器组(filer bank)硬件结构方框图；
图2示出一有限脉冲响应(FIR)数字滤波器的方框图；
图3示出另一无限脉冲响应(IIR)直接型I(Direct form I)的数字滤波器的方框图；
图4示出另一无限脉冲响应(IIR)直接型II(Direct form II)的数字滤波器的方框图；
图5示出本发明的采用间隔取样原理的数字滤波器组的树状结构；
图6示出本发明中根据时间多路复用方式规划各阶段状态的时序；
图7示出了本发明具有循环反馈的数字滤波器组结构10的硬件实施方式；
图8示出本发明中采用分布式算术算法的数字滤波器组单元的电路；
图9a、9b示出了本发明中的输入信号选择单元的电路；
图10示出了本发明的频带选择单元电路的电路；
图11、12分别示出了本发明中的选择器的电路及其时序图；
图13、14分别示出了本发明的选择器的电路及其时序图；
图15、16分别示出了本发明的极点处理单元电路及其时序图；
图17、18分别示出了本发明的并行转串行传送单元电路及其时序图；
图19、20分别示出了本发明的移位寄存器电路及其时序图；及
图21、22示出了本发明的零点处理单元电路及其时序图；
为使本发明的上述目的和优点更为清楚，以下结合附图对本发明的优选实施例进行详细的说明。
首先参见图5至图10，对按照本发明的优选实施例的数字滤波器组结构及其实施方法依次进行说明。
本发明的工作原理为，将间隔取样多重速率系统(Decimationin Multi-Rate System)及分布式算术算法(Distributed Arithm-atic Algorithm)二者结合来实现减小尺寸面积的数字滤波器组硬件结构及其电路。间隔取样多重速率系统有多重阶段状态，每个阶段状态操作在不同的速率，且重复使用少数几个滤波器，它可将一外界输入信号滤出多个不同频带的信号组群，并根据不同应用领域采用不同的算法作处理。而分布式算术算法则用来处理乘积项和(sum of product)的运算，可应用在数字滤波器上。
其中间隔取样多重速率系统采用间隔取样(Decimation)原理，并采用树状结构、时间多路复用、循环反馈(recursive feedback)来完成数字滤波器组结构的硬件实现。采用间隔取样原理的数字滤波器组的树状结构-图5：
参见图5，间隔取样(Decimation)原理是将一取样后的输入信号经一组数字滤波器滤波后，取特定频带信号如低通信号的输出，并每隔M个取样点取出一点，使信号的传送速率经间隔取样后降为原来的1/M，称之为M分法间隔取样(M-fold Decimation)。
以五个数字滤波器组bank0-bank4为例，当外界输入信号通过第一个数字滤波器组bank0时，会由一高通滤波器HPF、一低通滤波器LPF及N个带通滤波器BPF-1～BPF-N，来滤波出N+2个不相重叠或少量重叠的信号群，将此时的状态定义为第一阶段状态。滤波出的信号群分别定义为第一阶段高通信号、第一阶段低通信号、第一阶段带通信号1、…、及第一阶段带通信号N，其中第一阶段高通信号由高通滤波器HPF输出，第一阶段低通信号由低通滤波器LPF输出，第一阶段带通信号1由带通滤波器BPF-1输、…、而第一阶段带通信号N由带通滤波器BPF-N输出。
此时选择第一阶段低通信号作M分法间隔取样，再将此M分法间隔取样后的信号输出至下一级的第二个数字滤波器组bank1，以滤出N+2个信号群。将此时状态定义为第二阶段状态，而滤出的信号则定义为第二阶段高通信号、第二阶段低通信号、第二阶段带通信号1、…、及第二阶段带通信号N。同样地，第二阶段高通信号由高通滤波器HPF输出，第二阶段低通信号由低通滤波器LPF输出，第二阶段带通信号1由带通滤波器BPF-1输出，…，及第二阶段带通信号N由带通滤波器BPF-N输出。
如此重复工作下去而有第三个数字滤波器组bank2的第三阶段状态，包括第三阶段信号高通信号、第三阶段低通信号、第三阶段带通信号1、…、及第三阶段带通信号N，…直至第五个数字滤波器组bank4的第五阶段状态，包括第五阶段信号高通信号，第五阶段低通信号、第五阶段带通信号1、…、及第五阶段带通信号N等。
而由上述可知，在Q个数字滤波器组的树状结构中，将可定义出Q个阶段状态，而根据M分法间隔取样原理，第一阶段状态的信号群操作速率为第二阶段状态的信号群操作速率的M倍；第二阶段状态的信号群操作速率为第三阶段状态的信号群操作速率的M倍；依此类推，第Q-2阶段状态的信号群操作速率为第Q-1阶段状态的信号群操作速率的M倍。按照时间多路复用方式规划各阶段状态的时序-图6：
参见图6，它是以时间多路复用方式规划图5的数字滤波器组的树状结构中各个阶段状态的时序。如图6所示，配合图5，以五阶段状态、2分法间隔取样(2-fold Decimation)的时序规划为例，其中时间可分割成多个时隙(time slot)，如时隙0，时隙1，…，及时隙23等等，该树状结构采用图6的阶段状态控制信号列L[1]～L[5]，并依据该控制信号的大小(逻辑0或1脉冲)，来判断每一时隙属于哪一阶段状态，以据此执行该阶段状态的动作。
其中这些阶段状态控制信号L[1]～L[5]不相重叠，L[q]为逻辑1时，代表数字滤波器组的树状结构处于第q阶段状态，q＝1，…，5，例如时隙0时的L[1]＝1，可知时隙0属于第一阶段状态；时隙1时的L[2]＝1，可知时隙属于第二阶段状态；时隙2时的L[1]＝1，可知时隙2属于第一阶段状态；依此类推，时隙15时的L[5]＝1，可知时隙15属于第五阶段状态。
由上述可知，根据时间多路复用方式的规划，在时隙0，2，4…22时为第一阶段状态，时隙1，5，9，…21时为第二阶段状态，时隙3，11，19时为第三阶段状态，时隙7，23时为第四阶段状态，而时隙15时则为第五阶段状态。具有循环反馈的数字滤波器组结构10的硬件实施方式-图7：
参见图7，数字滤波器组结构10包括一输入信号选择单元20，一频带选择单元40，及一滤波器组单元30，该滤波器组单元30的功能，是等效于图5数字滤波器组的树状结构中的五个数字滤波器组bank0～bank4，而图6的阶段状态控制信号列L[1]～L[5]的大小，则可用来判断每一时隙下的滤波器组单元30属于哪一阶段状态。这里分别叙述如下：a.输入信号选择单元20
输入信号选择单元20选择外界输入信号21、第一阶段低通信号331，第二阶段低通信号332，…及第五阶段低通信号335中之一信号进入滤波器组单元30。其中上述外界输入信号21可为一外界模拟信号的经取样后的数字信号，而经选择的阶段低通信号331～335，则由该选择单元20执行间隔取样后再输出至滤波器组单元30。b.滤波器组单元30
滤波器组单元30内有多个数字滤波器，如一高通滤波器(HPF)31、一低通滤波器(LPF)35及N个带通滤波器(BPF)33，可分别标示为BPF-1～BPF-N，N为自然数，其中带通滤波器为可选择元件。
输入信号选择单元20的输出信号23，同时送至所述单元30内的上述所有的数字滤波器，并根据状态控制信号L[q]来定义该单元30的阶段状态。
此时由各数字滤波器进行滤波，并输出至频带选择单元40或反馈至输入信号选择单元20。其中高通、带通滤波器31、33的输出371～375，381～385送至频带选择单元40，低通滤波器35的输出(各阶段低通信号331～335之一)则循环反馈至输入信号选择单元20。c.频带选择单元40。
频带选择单元40接受来自滤波器组单元30的高通、带通滤波器31、33的输出信号371～375，381～385，如各阶段状态的高通信号及带通信号(1-N)，包括最后阶段的低通信号，并确定一频带信号作为输出41。
如以2分法间隔取样(2-fold Decimation)为例，输入信号选择单元20选择外界输入信号21而得到输出信号23，经第一阶段滤波器组单元(bank0)的低通滤波器35而输出第一阶段低通信号331，该第一阶段低通信号331，则再借助输入信号选择单元20而取每2个信号，反馈1个信号给定义为第二阶段状态的滤波器组单元(bank1)。同理，第二阶段低通信号332的借助输入信号选择单元20而再取每2个信号，反馈1个信号给定义为第三阶段状态的滤波器组单元(bank3)，依此类推。另由上述可知，第一阶段状态的信号群操作速率为第二阶段状态的信号群操作速率的2倍；第二阶段状态的信号群操作速率为第三阶段状态的信号群操作速率的2倍。
此外频带选择单元40，根据上述外界输入信号或各阶段低通信号331～335之一，及通过输入信号选择单元20而循环反馈至滤波器组单元30的结果，而接受来自滤波器组单元30的高通、带通滤波器31、33的输出信号371～375、381～385，如各阶段状态的高通信号及带通信号(1～N)，包括最后阶段的低通信号(如第五阶段)，并确定一频带信号作为输出41，其中，阶段状态控制信号列L[1]～L[5]的大小，可用来判断每一时隙下的滤波器组单元30属于那一阶段状态。配合图5-图7，数字滤波器组结构10的信号流程如下：
首先将时间分割成多个时隙(time slot)，如时隙0，时隙1，…时隙23等等，并对每个时隙进行说明。时隙0：处于第一阶段状态
根据图6的阶段状态控制信号，由时隙0时的L[1]＝1，可知时隙0属于第一阶段状态。输入信号选择单元20选择取样后的外界输入信号21至滤波器组单元30。
滤波器组单元30输出第一阶段高通信号371、第一阶段带通信号(1～N)381、及第一阶段低通信号331。而上述滤波器组单元30的输出信号会保持至下一个第一阶段状态，即时隙2。时隙1：处于第二阶段状态
根据图6的阶段状态控制信号，由时隙1时的L[2]＝1可知时隙1属于第二阶段状态，输入信号选择单元20选择第一阶段低通信号331至滤波器组单元30。
滤波器组单元30输出第二阶段高通信号372、第二阶段带通信号(1～N)382、及第二阶段低通信号332。而上述滤波器组单元30的输出信号会保持至下一个第二阶段状态，如时隙5。时隙2：处于第一阶段状态
根据图6的阶段状态控制信号，由时隙2时的L[1]＝1，可知时隙2属于第一阶段状态。输入信号选择单元20则选择取样后的外界输入信号21至滤波器组单元30。
滤波器组单元30输出第一阶段高通信号371、第一阶段带通信号(1～N)381、及第一阶段低通信号331，而上述滤波器组单元30的输出信号会保持至下一个第一阶段状态，即时隙4。
依此类推，数字滤波器组结构10，是根据图6的阶段状态控制信号L[1]～L[5]的逻辑，而定义每一时隙所属的阶段状态，并按图7结构的硬件实现执行该阶段状态的工作。
以下分别就数字滤波器组结构10所包括的输入信号选择单元20，频带选择单元40，及滤波器组单元30，对本发明的优选实施例加以说明。输入信号选择单元20的电路-图9a、9b
输入信号选择单元以5个阶段状态为例，其电路如图9a、9b所示，由多个三态缓冲器90构成，其中输入端包括：抽样后外界输入信号为XIN[0∶15]，第一、二、三、四阶段低通信号则分别为FB1[0∶15]、FB2[0∶15]、FB3[0∶15]、FB4[0∶15]，这些输入端则分别对应连接第一至第五个三态缓冲器组TBUF1[0∶15]，TBUF2[0∶15]、TBUF3[0∶15]、TBUF4[0∶15]、TBUF5[0∶15]。其中控制信号LB[1]～LB[5]、分别为阶段状态控制信号L[1]～L[5]的反相，可用来选择上述输入信号或各阶段信号之一作输出信号OUT23[0∶15]。
而经取样后的外界输入信号XIN[0∶15]与第一、二、三、四阶段低通信号FB1[0∶15]、FB2[0∶15]、FB3[0∶15]、FB4[0∶15]是以16位表示的，故[0∶15]代表0至15，如图9b所示，外界输入信号XIN[0]至XIN[15]分别是输入第一三态缓冲器TBUF1[0]至TBUF1[15]，控制信号LB[1]则同时连接该15个缓冲器的控制端，同理，各阶段低通信号如FB1[0]至FB1[15]及FB4[0]至FB4[15]等也分别对应连接三态缓冲器TBUF1[0]至TBUF1[15]及TBUF5[0]至TBUF5[15]等，控制信号LB[2]至LB[5]则分别同时连接该第二至第五三态缓冲器组TBUF2～TBUF5的各自的15个缓冲器的控制端，输出信号OUT23[0]至OUT23[15]即依据上述信号来选择。
当LB[1]＝0、且LB[2∶5]＝1时
OUT23[0∶15]＝XIN[0∶15]；
当LB[2]＝0、LB[1]＝1、LB[3∶5]＝1时
OUT23[0∶15]＝FB1[0∶15]；
同理可知，可以依据控制信号LB[1]～LB[5]来选择各阶段状态信号FB2[0∶15]～FB4[0∶15]之一输出。
如以2分法间隔取样(2-fold Decimation)为例，配合图7循环反馈的数字滤波器组结构10，输入信号选择单元20选择外界输入信号XIN21[0∶15]而得到输出信号OUT23[0∶15]，经第一阶段滤波器组单元(bank0)的低通滤波器35而输出第一阶段低通信号331(即FB1[0∶15])，该第一阶段低通信号331，则再根据输入信号选择单元20的控制信号LB[1]～LB[5](LB[2]＝0)来选择输出OUT23[0∶15]，同时取每2个信号，反馈1个信号给定义为第二阶段状态的滤波器组单元(bank1)。同理，第二阶段低通信号332(即FB2[0∶15])，根据输入信号选择单元20的控制信号LB[1]～LB[5](LB[3]＝0)来选择输出OUT23[0∶15]，同时取每2个信号，反馈1个信号给定义为第三阶段状态的滤波器组单元(bank3)，依此类推。
另为简化叙述，与上述类似的电路结构，在所属领域的技术人员能理解的原则下，在后面的附图中，如图10、11、13…等将省略其详细图示(如9b)，以方便说明。频带选择单元电路30的电路-图10
频带选择单元以5个阶段状态、而滤波器组单元30仅包含一高通滤波器、一低通滤波器为例的电路(N个带通滤波器BPF-1～BPF-N在此省略，以方便说明)，如图10所示，由多个三态缓冲器100构成，其中输入端包括：第一、二、三、四、五阶段高通信号等的频带信号分别为BAND1[0∶15]、BAND2[0∶15]、BAND3[0∶15]、BAND4[0∶15]、BAND5[0∶15]，而频带信号BAND6[0∶15]则为最后的第五阶段低通信号，这些输入端则分别对应地连接第一至第六三态缓冲器组TBUF1[0∶15]至TBUF6[0∶15]。此外CHB[1]～CHB[6]为控制信号，用来选择上述各阶段信号之一作输出信号OUT41[0∶15]，如
当CHB[1]＝0、且CHB[2∶6]＝1时
OUT41[0∶15]＝BAND1[0∶15]；
当CHB[2]＝0、CHB[1]＝1、且CHB[3∶6]＝1时
OUT41[0∶15]＝BAND2[0∶15]；
同理可知，可以依据控制信号CHB[1]～CHB[6]来选择频带信号BAND1[0∶15]～BAND6[0∶15]之一输出。
频带选择单元20的电路，可接受来自滤波器组单元30的高通滤波器31的输出信号371～375，这些信号分别对应各阶段状态的高通信号BAND1[0∶15]、BAND2[0∶15]、BAND3[0∶15]、BAND4[0∶15]、BAND5[0∶15]、(N个带通滤波器BPF-1～BPF-N的带通信号1-N在此省略)，并确定一频带信号作为输出OUT41[0∶15]。采用分布式算术算法数字滤波器组单元的电路-图8
在叙述图8的数字滤波器组单元30的电路前，在此先说明数字滤波器所应用的分布式算术算法原理如下：
高通(HPF)、低通(LPF)或带通(BPF)数字滤波器的主要差异在其系数，乘积项和公式如式(A)。{Cj}为一组数字滤波器系数，其中j＝0，1，2，……，N-1。Y(n)为一当前的输出信号，而{W(n-j)}为过去的极点输入信号，当j为0时，{W(n)}代表一当前的极点输入信号。式(A)：
Y(n)＝c0*W(n)+c1*W(n-1)+c2*W(n-2)+…+cN-1*(n-(N-1))
若上述输入信号以2的补码、K个位表示为式(B)：W(n-j)=(bn-jK-1bn-jK-2...bn-j0)2,]]>其中，p＝0，1，2…K-1；j＝0，1，…，N-1：
bn-jK-1为最高有效位MSB符号位(sign bit)；
bn-j0为最低有效位LSB。
而以{bn-jP}序列表示十进制的W(n)、W(n-j)，其{W(n-j)}的值域介于+1和-1之间，即-1≤{W(n-j)}＜1，j＝0，1，2，…，N-1，则W(n-j)如下式(C)所示式(C)：W(n-j)=((-1)bn-jK-1+2-1bn-jK-2+...+2-(K-1)bn-j0)10]]>
结合式(A)、式(C)，可将乘积项和式(A)变为式(D)式(D)：Y(n)=(-1)(c0bnK-1+c1bn-1K-1+c2bn-2K-1+...)10+]]>(2-1)(c0bnK-2+c1bn-1K-2+c2bn-2K-2+...)10+]]>(2-K+2)(c0bn1+c1bn-11+c2bn-21+...)10+]]>(2-K+1)(c0bn0+c1bn-10+c2bn-20+...)10]]>定义上述各式为式(E)：第0阶项(c0bn0+c1bn-10+c2bn-20+...)10]]>式(F)：第1阶项(c0bn1+c1bn-11+c2bn-21+...)10]]>依序式(G)：第K-2阶项(c0bnK-2+c1bn-1K-2+c2bn-2K-2+...)10]]>式(H)：第K-1阶项(c0bnK-1+c1bn-1K-1+c2bn-2K-1+...)10]]>
第0阶项(式(E))，是输入信号的LSB(第0位，bn0)与过去输入信号的LSB(第0位，bn-10，bn-20…)与系数{Cj}组合而成。同理，第p阶项是输入信号的第p位(bpn)与过去输入信号的第p位(bn-1p，bn-2p…)与系数{Cj}组合而成，其中p＝0，1，…，K-1，故共有K个位。
该数字滤波器应用分布式算术算法的操作程序如下：
a.定义一累积项，并设定为0，输入信号W(n)则依序串行输入K个位，即第0位、第1位、……、第K-1位。
b.输入信号串行输入第0位时，求出第0阶项值，并存于累积项，而第0阶项值为(c0bn0+c1bn-10+c2bn-20+...)10]]>。
c.累积项除以2存为累积项。
d.输入信号串行输入第1位时，求出第1阶项值为(c0bn1+c1bn-11+c2bn-21+...)10]]>。
e.步骤d的第1阶项值加入累积项，存为累积项。
f.累积项除以2存为累积项。
g.重复上述步骤，至输入信号串行输入第m位时，求出第m阶项值，其中m＝2，…，K-2，第m阶项值为(c0bnm+c1bn-1m+c2bn-2m+...)10]]>。
h.步骤g的第m阶项值加入累积项，存为累积项。
i.累积项除以2存为累积项。
j.输入信号串行输入第K-1位时，求出第K-1阶项值为(c0bnK-1+c1bn-1K-1+c2bn-2K-1+...)10]]>。
k.步骤j的第K-1阶项值加入累积项，存为累积项。
l.当最后一个位(第K-1位)输入后，累积项的值即为Y(n)。
如此即可由分布式算术算法结构完成一个取样周期的乘积项和计算。
又数字滤波器应用的分布式算术算法，可利用查表法执行第p阶项值的硬件实现，其中p＝0，1，……K-1。根据式(E)～式(H)，每一阶项的值域为{cj}的组合，j＝0，1，2，……，N-1，又因为{bpn-j}∈{0，1}，故第p阶项值有2N个值域，以(bpnbpn-1bpn-2…)2为地址，将2N个值存在存储器，如ROM，PAL等。以ROM为例，其大小为2N个字(WORD)，每一个字有K个位。例如：N＝2时，j为0，1，ROM地址与值域对应关系如下地址＝(bnp bn-1p)(0 0)(0 1)(1 0)(1 1)值域0C1C0C0+C1
依据上述，请参阅第8图并配合图7，数字滤波器组结构10的滤波器组单元30中，高通HBF、低通LBF及N个带通滤波器(BPF_1～BPF_N)，可以通过分布式算术算法完成电路的硬件实现。
依照无限脉冲响应直接型II(Direct form II)的如图4结构，利用分布式算术算法的数字滤波器组单元30的电路，共有八个单元，即选择器81，选择器82，极点处理单元83，并行转串行传送单元84，移位寄存器85，存储器91，存储器92，零点处理单元86，如图8所示，其中可凭查表法，配合位地址将滤波器组系数事先存储在存储器91及存储器92，而由图4的关系式则为式(A)：
Y(n)＝c0*W(n)+c1*W(n-1)+c2*W(n-2)+…+cN-1*W(n-(N-1))式(B)
W(n)＝X(n)+a1*W(n-1)+a2*W(n-2)+…+aN-1*W(n-(N-1))
上述关系式还可简化为Y(n)=Σj=0N-1cj*W(n-j)]]>W(n)=X(n)+Σj=0N-1aj*W(n-j)]]>
其中依照无限脉冲响应直接型II(Direct form II)的如图4结构，可分为两大部分，第一部分形成关系式(A)，其对应图8的移位寄存器85以右的部分，如零点处理单元86，滤波器组系数c1～cN-1的组合则事先存储在存储器92；而第二部分形成关系式(B)，其对应图8的移位寄存器85以左的部分，如极点处理单元83，滤波器组系数a1～aN-1的组合则事先存储在存储器91。
而应用分布式算术算法及查表法在数字滤波器组单元30的电路，其硬件结构实现如图8所示，而各单元所据以实施的详细电路及其时序，如图11-12所示，这里说明其操作顺序如下：
a.将前一次产生的乘积项和存储在极点处理单元83内的阶段寄存器组833(图15)。
b.控制信号CTRL-1选择输入信号XIN(SEL1)，通过选择器81至极点处理单元83。
c.极点处理单元83将输入信号XIN(SEL1)与乘积项和-j)相加为极点信号POLE，并存储在寄存器831(图15)。
d.极点处理单元83的寄存器831，输出该极点信号POLE如W(n)，至选择器82及并行转串行传送单元84。
e.并行转串行传送单元84将上述极点信号POLE如W(n)，存储在该单元内的寄存器842，并由最低有效位(Least SignificantBit)LSB至最高有效位(Most Significant Bit)MSB开始，依序一位一位送出序列信号SERIAL至移位寄存器85。
f.并行转串行传送单元84输出W(n)的第0位至移位寄存器85，而移位寄存器85则输出第0位地址(b0n，b0n-1，b0n-2…)至存储器91，存储器92，予以定址。
g.根据第0位地址(b0n，b0n-1，b0n-2…)，存储器91解出第0阶项值MEM1，存储器92解出其第0阶项值MEM2。
h.控制信号CTRL-2选择存储器91所解出的第0阶项值MEM1(SEL2)，通过该选择器82至极点处理单元83，并将第0阶项值MEM1存储在极点处理单元83内的寄存器833(图15)。
i.存储器92解出其第0阶项值MEM2，输出至零点处理单元86，并存储在零点处理单元内的寄存器213(图21)，然后再由该寄存器213输出存储在零点处理单元的阶段寄存器组212。
j.并行转串行传送单元84输出未被更新的极点信号值如W(n)的第1位至移位寄存器85，而由移位寄存器85输出第1位地址(b1n，b1n-1，b1n-2…)至存储器91，存储器92。
k.根据第1位地址(b1n，b1n-1，b1n-2…)，存储器91解出其第1阶项值MEM1，存储器92解出其第1阶项值MEM2。
1.控制信号CTRL-1选择存储器91所解出的第1阶项值MEM1，通过选择器81(SEL1)送至极点处理单元83。
m.极点处理单元83内的阶段寄存器组833将二述步骤h的第0阶项值除2后与第1阶项值MEM1相加为极点信号POLE，并存储在极点处理单元83内的寄存器831。
n.极点处理单元83内的寄存器831输出步骤II的极点信号POLE至选择器82的输入，但不输出至并行转串行传送单元84。因此原先存储在并行转串行传送单元84的极点信号值如W(n)并不会被更新。
o.存储器92解出其第1阶项值MEM2，输出至零点处理单元86，步骤i的阶段暂存器组212反馈的第0阶项值信号，在除以2后与第1阶项值MEM2相加存储在零点处理单元86内的寄存器213，再由寄存器213输出存储在零点处理单元86的阶段寄存器组212。
p.持续执行至最后一个位(MSB)，零点处理单元86内的阶段寄存器组212的输出即为Y(n)。
q.其中极点处理单元83内的乘积项和已存储在阶段寄存器组833，而零点处理单元86内阶段寄存器212的输出为Y(n)，此时重复步骤a.。
上述采用分布式算术算法的数字滤波器组单元30的电路中，各单元所据以实施的详细电路及其时序，均在图11-22示出，但不应用它来限定本发明，并且由于这已被熟悉电子领域的技术人员所了解，在此不再详细描述。这里只与本发明的主要信号、装置相关的内容，加以说明如下。选择器81的电路-图11
参见图11，该电路由多个三态缓冲器110组成，其中控制信号CTRL-1的时序则如图12所示，为一周期信号，该选择器81的电路，是用来按照控制信号CTRL-1的逻辑来选择输入信号XIN[0∶15]或阶项值MEM1[0∶15]作为输出SEL1[0∶15]，当前述信号为K位时，时隙可分割成K个子时隙(0～K-1)。选择器82的电路-图13
参见图13，该电路由多个三态缓冲器130组成，其中控制信号CTRL-2的时序如图14所示，为一周期信号，该选择器82的电路，是用来按照控制信号CTRL-2的逻辑来选择极点信号POLE[0∶15]即W(n)、或阶项值MEM1[0∶15]作为输出SEL2[0∶15]。当前述信号为K位时，时隙可分割成K个子时隙0～K-1。极点处理单元电路83-图15
参见图15，其中，CK为系统的工作时钟，CL[1]～CL[5]分别为第一阶段寄存器控制信号～第五阶段寄存器控制信号，而控制信号LB[1]～LB[5]则为阶段状态控制信号L[1]～L[5]的反相，选择器82按照控制信号CTRL-2选择极点信号POLE而输出(SEL2)，并送至极点处理单元83而存于其中的阶段寄存器组833，该阶段寄存器组833包括第一阶段寄存器至第五阶段寄存器，选择信号SEL3则用来决定该输入至极点处理单元电路83的信号SEL2是否要除以2，工作时序如图16所示。并行转串行传送单元电路84-图17
参见图17，其中CK为系统的工作时钟，信号HALF可使输入的极点信号POLE保持一个时隙的时间，并通过寄存器842而输出位BIT[0∶15]，当载入信号LOAD＝0时，会使位BIT[0∶15]载入至序列信号SERIAL，工作时序则如图18所示。移位寄存器电路85-图19
参见图19，其中，控制信号LB[1]～LB[5]分别为L[1]～L[5]的反相，SHIF[1]～SHIF[5]分别为第一阶段寄存器控制信号～第五阶段寄存器控制信号，该电路用以接收来自并行转串行传送单元84输出的序列信号SERIAL，工作时序则如图20所示。存储器91、存储器92
存储器91电路、存储器92电路则可由一般常用的只读存储器(ROM)、可编程阵列逻辑(PAL)完成，可借助查表法，配合位地址将滤波器组系数的组合事先存储在存储器91及存储器92。零点处理单元电路-图21
参见图21，其中，CK为系统的工作时钟。控制信号LB[1]～LB[5]分别为L[1]～L[5]的反相，CL[1]～CL[5]分别为第一阶段寄存器控制信号～第五阶段寄存器控制信号，SEL3决定输入阶项值MEM2[0∶15]信号是为0或是该阶段寄存器输出后除以2的信号，工作时序如图22所示。
虽然以上公开了本发明的一优选实施例，然而本发明并不局限于此。任何本领域技术人员在不脱离本发明的精神范围内，能够进行一些改变或变型。因此本发明的保护范围要以所附的权利要求的界定范围为准。