金属间电容器及其制造方法 本发明涉及半导体器件、电子封装或具有多于一个的薄膜导体布线构成的垂直叠层平面的其它结构。更具体地，本发明涉及一种在这种器件中使用的电容器，以及这种电容器的制造方法。
半导体器件通常包含多层导体布线。随着印刷线宽的减小和器件集成度的增加，这些结构变得越来越平面化。通过大部分主要半导体制造厂家的努力，预计这一趋势将持续到亚0.25微米领域。
这一产业趋势的一个缺点在于，为减小寄生电容所需的相当厚的介质层使得加入有意制作的导体间电容器造成区域很密集。还伴随有因平面化介质的厚度改变而使电容布线质量很差。对许多电路应用而言，电容元件是至关重要的。高容量的单位面积电容对低成本设计而言是必需的。
由于刻蚀后的金属电容器极板的凹凸不平造成的电容器介质缺陷、电容器极板边缘处的介质缺陷、以及因导电残留物造成的电容器极板周围的漏电，以前的薄膜电容器的形态并不令人满意。
本发明的一个目地是提供一种可以有效可靠地工作的半导体电容器件。
本发明的另一个目的是提供一种易于实现并且不显著增加总工序时间的半导体器件内部电容器的制造方法。
本发明提供了一种半导体器件内部电容器的制造方法。包括以下步骤：在氧化物介质中形成到达下导电层的开口；淀积诸如钨的电容器电极材料以填充开口形成电容器电极并用化学/机械抛光法对所填充的开口进行平面化处理；在电容器电极上方淀积所选氧化物电容器介质并用光致抗蚀剂对电容器介质进行图形化留下覆盖电容器电极区域的介质；剥掉光致抗蚀剂；在电容器介质的顶上加上上导电层作为电容器的顶极板。可重复上述步骤在半导体器件内形成多层电容器。
上述方法易于实现且成本低。用上述方法制造的电容器可靠有效。避免了金属间电容器工艺中的已知缺陷，而且，跨越芯片的电容布线也得到了改善。
图1绘出了本发明方法的一个步骤；
图2绘出了本发明方法的另一个步骤；
图3绘出了本发明方法的又一个步骤；
图4绘出了本发明方法的再一个步骤；
图5为概括本发明方法的流程图。
参照附图可极好地理解本发明。图1描绘了本发明方法的第一步骤。图1设想了将本领域中公知的互补金属氧化物半导体(“CMOS”)工艺(或其它的半导体或薄膜布线工艺)改进为使得导体层10形成一个下平面12。下平面12上是氧化物介质14。氧化物介质14上面是光致抗蚀剂层16。如图1所示，通过图形化的光致抗蚀剂层16“挖通”氧化物介质14，在氧化物介质14中作出一个或多个开口18和20以露出氧化物开口18和20下面的导体层10。在本发明的优选实施例中，导体层10为铝。其它合适的导体材料为铜、钨、金、单晶或多晶硅、以及如硅化钛的硅合金。在本发明的优选实施例中，用反应离子刻蚀来制作氧化物开口18和20。
现在参见图2，形成的氧化物开口18和20可用作层间通孔22或电容器电极24。由于大部分工艺线上已提供有诸如层间通孔22等通孔开口的形成，因而只需少许改装或无需改装即可实现本发明。图2中，氧化物开口18和20用钨来填充。在本发明的优选实施例中，钨被用作电容器电极24。其它适合用作电容器电极的材料为铝、铜、或其它易于平面化的导体材料。之后用化学/机械抛光将上表面26平面化。抛光提供了光滑的电容器电极24，并使钨和介质界面的不连续性达到最小化。
图3示出了本发明的下一个步骤。如图3所示，在上表面26上淀积了氧化物电容器介质30。在本发明的优选实施例中，氧化物电容器介质30是二氧化硅。电容器介质30可由任何厚度的单一或合成介质形成。在本发明的优选实施例中，电容器介质层的厚度为300-1800埃。其它合适的电容器介质30的材料的实例包括但不限于氮化硅和氮氧化硅。上表面26的抛光促进了电容器介质30和电容器电极24之间牢固和均匀的接合。之后在电容器介质30的上面形成光致抗蚀剂层32。对光致抗蚀剂层32进行图形化处理使电容器介质30完全覆盖电容器电极24。然后剥掉光致抗蚀剂32。
如图4所示，在电容器介质30的经过图形化处理的层顶部淀积导电材料形成第二导体层40。导体层40可以形成一个第二电容器电极的下极板。导体层40也可以用作将导体层10作为底层12而形成的电容器42的顶板。
图5为本发明方法的流程图。
可以以低成本实现本发明的方法。避免了公知的金属间电容工艺缺陷。改善了跨越芯片的电容器的布线。而且提高了成品率。例如，对于1000埃的二氧化硅介质，超过600个点的测量表明，1伏的成品率为100％，40伏的成品率为99.6％。
已详细描述了本发明。本领域的熟练技术人员将明白不偏离本发明的精神或范围的更改是可能的。因此，本发明仅受后附的权利要求书及其等价物所限。