半导体器件的制造方法 本发明涉及半导体集成电路器件的制造方法，包括在半导体衬底上形成的双极晶体管和互补场效应晶体管(以下称为CMOS)。
BiCMOS技术是在相同衬底上形成具有高速工作特性和高驱动性能的双极晶体管和具有低功耗特性的CMOS的技术之一，这是满足近来在半导体器件中对低功耗高速度的要求的最有效工艺之一。
由于BiCMOS技术要求许多步骤，所以特别期望降低成本。JP-A 4-74434和JP-A 8-55924已公开了满足这种要求的技术。
作为第一已有技术，将参考图5(a)-(c)和6(a)-(c)简要展示JP-A 4-74434的说明。
如图5(a)所示，在P型硅衬底301上形成N+型埋层303和P+型埋层302；生长N型外延层304；然后形成N阱305和P阱306。
然后，通过LOCOS技术在衬底上形成场氧化膜307，然后形成栅氧化膜308，再用掩模901注入硼离子形成P型基区309。
如图5(b)所示，用掩模902开出发射极接触310和集电极接触311。
如图5(c)所示，在整个表面上淀积多晶硅302，然后在给定区域上注入砷离子。
然后，如图6(a)所示，借助掩模903在给定区域注入磷离子。
如图6(b)所示，选择性地腐蚀多晶硅312，形成发射极多晶硅314、集电极多晶硅315和栅极多晶硅313。
这里，注入砷离子是用于形成以下将说明的发射极扩散层317，而注入磷离子是用于形成以下将说明的集电极扩散层318和N+型栅极多晶硅313。
如图6(c)所示，形成N型LDD层320和P型LDD层321；在晶片整个区域淀积氧化膜，通过RIE技术深腐蚀，形成由氧化膜构成的侧壁319。
然后，形成N+型源-漏322，同时形成P+型源-漏323和非本征基极316。
之后，对衬底进行热处理，形成发射极扩散层317和集电极扩散层318，给出BiCMOS集成电路的器件部分。
接着，作为第二已有技术，以下将参考图7(a)-(c)和8(a)-(c)简要说明JP-A 8-55924所公开的技术。
如图7(a)所示，在P型硅衬底401上形成N+型埋层403、P+型埋层402、N阱406和P阱405，然后使用掩模911穿过约30nm厚的第一氧化膜404注入硼离子。离子注入条件可以是例如在10keV下的7.0×1013cm-2。于是，形成P型基区409。
如图7(b)所示，去除第一氧化膜404之后，通过热氧化形成10nm厚的栅氧化膜(407)。然后，使用掩模912，通过例如采用10％HF的10秒选择性腐蚀，去除部分栅氧化膜408用于发射极接触410。
然后，如图7(c)所示，通过LPCVD技术在晶片整个区域上淀积约350nm厚的多晶硅412，之后，使用掩模913，例如在20keV下的2×1015cm-2的条件下，在将形成PMOS栅极的区域注入硼离子。
然后，如图8(a)所示，对于砷例如在100keV下地1×1016cm-2的条件下，在将要形成NMOS发射极和栅极的区域上注入砷离子或磷离子。
如图8(b)所示，选择地腐蚀多晶硅412，形成发射极多晶硅电极414和栅极多晶硅电极413。
然后，如图8(c)所示，形成N型LDD层420和P型LDD层421，在晶片整个区域上淀积介质膜，对其深腐蚀形成侧壁419，该侧壁由氧化膜构成，最好由氧化膜和氧化膜上的氮化膜构成。
然后，形成N+型源-漏422，同时形成P+型源-漏423和非本征基极416，对衬底进行热处理。
这里，通过P+型源-漏423的离子-注入对PMOS栅极掺杂，通过N+型源-漏422的离子-注入对NMOS栅极掺杂。
上述处理之后，可以通过公知技术对栅极多晶硅电极413、P+型源-漏423、N+型源-漏422和/或发射极多晶硅电极414进行硅化处理。
以下将参考图9说明栅极多晶硅和发射极多晶硅共用布线的已有技术中的问题，其中，501是P型硅衬底，502是N+型埋层，503是N型外延层，504是集电极扩散层，505是场氧化膜，506是发射极多晶硅，507是P型基区，508是非本征基极，509是侧壁，916是掩模。
栅极多晶硅和发射极多晶硅共用布线的已有技术中，N+型发射极多晶硅与P+型非本征基极相隔由图9(a)中的WEB所示的距离。这在形成非本征基极的工艺中提供了大于曝光步骤的对准偏差的裕度。但是，随着双极晶体管中的缩小比例、即尺寸减小和精细程度的改进，WEB变小，如图9(b)。于是，当在形成P+型非本征基极的工艺的曝光步骤中发生对准偏差时，可以对发射极多晶P+型硅上的掩模916开孔，例如图9(c)所示，其中可注入高浓度的P型杂质。
这种情况会引起双极晶体管质量的下降，例如：
(1)双极晶体管发射极电阻增大，发射极电阻值分散。
(2)双极晶体管的电流增益降低，电流离散增大。
因此，本发明在于提供一种半导体器件的制造方法，其中，即使在栅极多晶硅电极和发射极多晶硅电极共用布线层的双极晶体管中缩小比例，通过在形成双极晶体管的非本征基极的工艺中，避免在发射极多晶硅中注入高浓度P型杂质，也可以防止上述双极晶体管的质量下降。
为了解决上述问题，本发明提供一种半导体器件的制造方法，包括：在半导体衬底表面上形成栅氧化膜和给发射极接触开孔；在栅氧化膜上形成导电膜和绝缘膜；在包括用于发射极接触区域的区域上选择性地原封不动保持绝缘膜；形成用于栅电极的掩模；和同时形成栅电极和发射极电极。
此外，本发明提供一种半导体器件的制造方法，包括：在半导体衬底表面上形成栅氧化膜和给发射极接触开孔；在栅氧化膜上形成导电膜和绝缘膜；在包括用于发射极接触区域的区域上选择性地原封不动保持绝缘膜；形成用于栅电极和发射极电极的掩模；和同时形成栅电极和发射极电极。
根据本发明半导体器件制造方法，在用于形成发射极多晶硅的区域上预先形成绝缘膜，然后在形成栅极多晶硅和发射极多晶硅的工艺中，腐蚀发射极多晶硅和栅极多晶硅，腐蚀过程中，对于前者采用绝缘膜或绝缘膜和光刻胶的组合作为掩模，对于后者采用光刻胶作为掩模。于是，至少可以在形成非本征基极的工艺过程中可注入离子的区域上原封不动地保持绝缘膜，在形成P+型非本征基极的工艺过程中此绝缘膜用做离子注入掩模，防止在发射极多晶硅中注入高浓度P型杂质。
图1是展示本发明实施例1的工艺剖面图。
图2是展示本发明实施例1的另一工艺剖面图。
图3是展示本发明实施例2的工艺剖面图。
图4是展示本发明实施例2的另一工艺剖面图。
图5是展示第一已有技术的工艺剖面图。
图6是展示第一已有技术的另一工艺剖面图。
图7是展示第二已有技术的工艺剖面图。
图8是展示第二已有技术的另一工艺剖面图。
图9是展示已有技术问题的剖面图。
图10是展示本发明实施例1中问题的顶视图和剖面图。
实施例1
以下将参考图1(a)-(c)和2(a)-(c)说明本发明的实施例。
如图1(a)所示，根据已有技术，在P型硅衬底101上形成N+型埋层103和P+型埋层102；生长N型外延层104；和再形成N阱106和P阱105。然后，利用公知技术形成厚200-500nm的场氧化膜107；利用热氧化形成厚3-10nm的栅氧化膜108；使用例如光刻胶掩模801注入硼离子，形成P型基区109。
然后，如图1(b)所示，通过例如湿法腐蚀或者干法腐蚀，采用例如光刻胶掩模802，选择性地去除发射极接触1 10上的部分栅氧化膜108。
之后，如图1(c)所示，在晶片整个表面上生长厚100-500nm的多晶硅112，其中多晶硅最好是非掺杂的或者利用公知的CVD技术生长含有N型杂质例如磷和砷的，浓度在1×1017-1×1021cm-3，最好在1×1018-1×1020cm-3。
生长多晶硅之后，对包括用于形成发射极多晶硅的区的区域，采用掩模803例如光刻胶进行开孔；例如，在如5-70keV注入N+型杂质例如磷和砷离子，在多晶硅中实现1×1019-1×1021cm-3的总浓度。
在生长多晶硅的上述步骤中含有高浓度杂质生长多晶硅时，上述离子注入不是必需的。
然后，如图2(a)所示，利用公知技术例如CVD技术，生长厚100-300nm的氧化硅膜和第一绝缘膜124例如氮化硅膜，在用于形成发射极多晶硅的区域上形成例如光刻胶的掩模804。
然后，如图2(b)所示，利用公知的各向异性腐蚀技术对第一绝缘膜124进行构图，然后去除掩模804，形成例如光刻胶的掩模805用于栅极多晶硅，然后利用公知技术选择地腐蚀多晶硅。
处理过程中，发射极多晶硅上的第一绝缘膜124和栅极多晶硅上的掩模805在上述腐蚀中起掩模作用。
然后，如图2(c)所示，利用公知技术形成N型LDD层120和P型LDD层121；利用公知技术例如CVD技术，在整个表面上生长绝缘膜例如30-200nm厚的氧化硅膜和氮化硅膜；采用公知的各向异性腐蚀进行深腐蚀，形成侧壁119；形成N+型源-漏122；同时形成P+型源-漏123和非本征基极116；最终对衬底热处理。
在非本征基极116的形成过程中，由于发射极多晶硅被第一绝缘膜124完全覆盖，所以高浓度P型杂质未注入发射极多晶硅。
此外，上述工序完成之后，可以通过例如第二已有技术中未示于图中的公知技术，在栅极多晶硅113、P+型源-漏1 23、N+型源-漏122和/或非本征基极116的表面上进行硅化处理。由于发射极多晶硅被第一绝缘膜124完全覆盖，所以不被硅化。
接着，参考图10(a)和(b)再说明比例缩小，其中，601是场氧化膜；602是基极扩散层；603是集电极扩散层；604是发射极接触；605是发射极多晶硅；606是层间绝缘膜；607是接触；608是接触栓(plug)；609是金属线。
上述实施例1中，第一绝缘膜124完全覆盖在发射极多晶硅114上，如图2(c)所示；该结构如图10(a)的顶视图和剖面图所示。
通常，图10(a)中的基极扩散层宽度610应进行比例缩小，进一步改善双极晶体管的性能和速度。
为了对双极晶体管的基极扩散层宽度610进行比例缩小，金属线609的线宽和线间距应同时降低。但是，由于双极晶体管中在发射极和集电极电极上施加高达几mA-几十mA的电流，所以金属线609线宽的降低会引起对电迁移电阻的劣化和金属线质量的劣化。因此，期望有不降低金属线609线宽的比例缩小的方法。
图10(b)的顶视图中，比例缩小导致发射极多晶硅605的线长度长于图10(a)中的。
实施例2
于是，由于其引起发射极电阻的增大而是不期望的。作为解决该问题的特定工序，将说明本发明的第二实施例。
以下参考图3(a)-(c)和图4说明用于制造本发明半导体器件的工艺的第二实施例。
这里，为了清楚地展示，图3(b)，3(c)和图4的双极晶体管的剖面图是沿图3(a)的E-F线截取的。
图3和4中，201是P型硅衬底；202是P+型埋层；203是N+型埋层；204是N型外延层；205是P阱；206是N阱；207是场氧化膜；208是栅氧化膜；209是P型基区；213是多晶硅；214是发射极多晶硅；219是侧壁；220是N型LDD层；221是P型LDD层；222是N+型源-漏；223是P+型源-漏；224是第二绝缘膜；225是硅化物层；916是掩模。
实施例2的半导体器件的剖面图如图10(b)所示。
按实施例1所述形成图1(c)所示剖面结构。参考图3说明以下工艺。如图3(a)所示，通过公知技术例如CVD技术在晶片整个表面上生长100-300nm厚的第二绝缘膜224。第二绝缘膜224可以是氧化硅膜和氮化硅膜。按以下方式形成绝缘膜224，该膜至少覆盖发射极多晶硅上可能注入高浓度P型杂质的区域，该杂质注入是起因于形成双极晶体管非本征基极的曝光步骤中的对准偏差。
然后，如图3(b)所示，形成例如光刻胶的掩模806，用于形成栅电极和发射极多晶硅的抽出部分。利用公知的各向异性多晶硅腐蚀形成发射极多晶硅214和栅极多晶硅213，对于前者采用绝缘膜224和掩模806作为腐蚀掩模，对于后者采用掩模806作为腐蚀掩模。
然后，如图3(c)所示，利用公知技术形成N型LDD层220和P型LDD层221；利用公知工艺例如CVD技术，在整个表面上生长绝缘膜例如30-200nm厚的氧化硅膜和氮化硅膜；采用公知的各向异性腐蚀进行深腐蚀，形成侧壁219。
如图4所示，形成N+型源-漏222；同时形成P+型源-漏223和非本征基极216；对衬底热处理。
在P+型源-漏223和非本征基极216的形成过程中，由于第二绝缘膜224至少覆盖发射极多晶硅上可能注入高浓度P型杂质的区域，所以高浓度P型杂质未注入该区域。在此过程中，对PMOS栅极进行决定最终杂质浓度的掺杂。
在N+型源-漏222的注入过程中，对NMOS栅极进行决定最终杂质浓度的掺杂。
此外，可以通过例如第二已有技术中的公知技术，在栅极多晶硅213、P+型源-漏223、N+型源-漏222、非本征基极216和/或发射极多晶硅214的抽出部分的表面上进行硅化处理，形成硅化物层。
由于发射极多晶硅的部分605已经硅化从而具有几至几十Ω/□的薄层电阻，所以可降低抽出部分的电阻，于是可以降低发射极电极的电阻，即发射极电阻。
如上所述，根据本发明的制造半导体器件的方法，通过在P+型非本征基极形成步骤中避免在发射极多晶硅中注入高浓度P型杂质，防止了双极晶体管质量的劣化，这防止了：
(1)双极晶体管发射极电阻的增加和发射极电阻值分散的增加，和
(2)双极晶体管电流增益的降低和电流增益分散的增加。