时钟提取电路 本发明涉及一种时钟提取电路，其由在光通信等领域采用的非回复为零的信号提取计时时钟信号，以及将这一计时时钟信号提供到一用于实施数据重现的识别重现装置。
在一种传输速度为1[千兆位/秒]的高速数字通信中，在数据按时分制多路转换和发送/接收需要划分时间的情况下，接收部分根据传输速度需要一个时钟用以识别接收的数据或划分时间。根据常规的方法，在时间被划分前从高速数据中提取时钟信号分量，并且利用这一时钟信号，进行识别和时间划分。随之，需要使用高速工作的时钟提取电路，它根据装置特性进行大量处理。特别是，在数据传输速度超过1(千兆位/秒)的情况下，难于实现高速相位比较。
在图1中所示的常规的时钟提取电路包含：边沿检测电路1，用于检测由输入端10输入的非回复到零的信号的转换点；相位比较器4，根据边沿检测电路1的输出和压控振荡器7的输出信号，对所接收的非回复到零的信号的相位与压控振荡器7输出信号的相位进行比较；一低通滤波器6，仅用于输出具有规定低频的信号；以及压控振荡器7，用于根据低通滤波器6输出地信号振荡形成脉冲信号并将振荡的脉冲信号输出到输出端20和相位比较器4。
在上述常规的时钟提取电路中，总是相位比较器决定了能够实现的稳定工作的速度极限。换句话说，为了接收传速度为f[位/秒]的非回复到零的信号，该相位比较器必须也工作在f[赫]的频率下。然而，由于现时可使用的相位比较器的工作速度受到限制，实际上能够稳定工作在高速的相位比较器的数量是很小的。
根据上述内容很明显，在采用包含常规时钟提取电路的接收器的通信系统中，由于受到相位比较器工作速度的限制，因此整个通信系统的信息传输速度受到限制。
已经实现了某些能够高速工作的相位比较器。然而，由于成本很高和尺寸大，不能满足对于降低装置成本和尺寸的市场需求。
日本未经审查的专利公报1988-7050号公开了一种计时时钟提取电路，它包含；第一分频器，用于将压控振荡器的输出进行分频使形成的频带接近于输人信号的传输速度；以及第二分频器，用于将第一分频器的输出进行分频使其频率降为1/2，然后第二分频器的输出输入到相位比较器。然而这种计时时钟提取电路的缺点正如下面所介绍的，如果用于检测非回复到零的信号，它的结构可能产生以相位差出现的误差值。
为了解决常规时钟提取电路存在的上述问题，提出本发明，本发明的目的是提供一种低制造成本的小型的高工作速度的时钟提取电路。
本发明的优点在于，即使使用与常规相位比较器相同工作速度的相位比较器，根据本发明的新颖特征能够实现高速时钟提取。对于包含在常规结构的时钟提取电路的工作速度，需要使工作速度等于数据输入信号的传输速度。因而，时钟提取电路的工作速度受相位比较器的工作速度的限制。然而，本发明的结构关于相位比较器的工作速度仅需要数据输入信号的一半的传输速度。因此，可以进行高速时钟提取。此外，如果使用常规电路中的相位比较器，数据信号的时钟提取可以以一高达常规传输速度两部的高速进行。此外，根据本发明，由于这种高速时钟提取电路可以在一个芯片上构成，高速时钟提取电路的尺寸和成本可以比常规的电路低得多。
参照表示本发明的优选实施例中的一个实例的附图根据如下介绍将会使本发明的上述和其它目的、特征和优点变得更为明显。
图1是表示常规实例的结构的方块图。
图2是表示本发明第一实施例的结构的方块图。
图3a到3e是当在常规实例中的各分频信号之间进行相位比较时产生的问题的时间关系示意图。
图4a到4c是分别表示相位比较器的相对于相位差的输出特性的示意图。
图5a到5g是分别表示根据本发明电路的工作情况的时间关系示意图。
图6是表示边沿检测电路的实例的电路图。
图7是表示分频器的一个实例的电路图。
图8是表示相位比较器的一个实例的电路图。
图9是表示本发明的第二实施例的结构的方块图。
图10是表示本发明的第三实施例的结构的方块图。
图11是表示本发明的第四实施例的结构的方块图。
图12是表示双边沿检测电路的实例的电路图。
参阅图2，第一实施例中的时钟提取电路包含边沿检测电路1、分频器2、边沿脉冲选择电路3、第一相位比较器4、第二相位比较器5、低通滤波器6和压控振荡器7。
对于由输入端10输入的输入数据信号，利用边沿检测电路1检测其转换点。然后根据检测的转换点输出前沿脉冲。
该前沿脉冲输入到前沿脉冲选择电路3。选择后面要介绍的两种脉冲。
利用分频器2对来自压控振荡器7的提取的时钟信号进行分频。通过利用两个所选择的前沿脉冲，已被分频的提取的时钟信号输入到两个相位比较器4和5。将输入的数据信号的相位与经分频的时钟信号相比较。然后，将一与在各上述的信号之间相位差相对应的信号输送到低通滤波器6。
当对接收的输入数据信号和来自压控振荡器7的分频时钟信号之间的相位进行比较时，可能出现如下的问题。正像在常规的实例中一样，如果要根据该输入数据信号的上升/下降沿检测输入信号的转换点，以及利用得到的前沿脉冲，需得到对于压控振荡器的时钟信号在分频之后的相位差信息，即使相位差是相同的，也可能产生完全相反的正、负输出。
图3a到3d表示了上述状态。
具体说，图3a表示要输出的NRZ数据信号，图3b表示通过检测图3a中所示信号的上升/下降沿产生的边沿脉冲，图3c表示由压控振荡器输出的时钟信号，图3d表示在对由压控振荡器输出的时钟信号进行分频之后得到的信号。
通常，根据图3b中所示的边沿脉冲，检测图3c中所示提取的时钟信号与图3a中所示的输入数据之间的相位差。如在图3c中所示，利用相位比较器对于前沿脉冲和时钟信号的上升沿进行比较，然后输出与它们的相位差相对应的数值。图3e表示检测相位差φ时的状态。
然而，如果在提取的时钟处于被分频的状态时进行常规的相位差检测，可能产生如下的问题。由于起初利用这两个信号的上升沿检测相位差，按照这种方式，即使不仅对于经分频的时钟信号的上升沿而且对于经分频的时钟信号的下降沿必须进行相位差检测，如在图3d中所示，对于半周期之前的上升沿检测相位差，因此就可能输出错误的相位差信息。该图表示当检测对于分频的时钟信号相位差为φ的下降沿的相位差时，对于实际的相位差φ输出错误的数值如相位差-φ+π的情况下的状态。
由于输入的信号是随机的信号所以完全无法预测会产生这样的错误。
图4表示与图1中所示常规实例相对应的一个实例，该实例为当利用相位比较器对于一提取的时钟信号的上升沿检测到相位差时的相位差与输出之间的相互关系。
可以理解，相位比较器的输出对于任选的相位差是唯一确定的，对于在从-π/2到+π/2之间的相位差，相位比较器的输出是单调增加的。然而，这种结构存在与上述对相关技术进行介绍的部分中相似的高速工作的问题。
图4b表示当如参照图3d上面所介绍的在对时钟进行分频之事进行常规的相位比较时(即当相位比较器对所提取的时钟信号的上升沿和下降沿进行相位差检测时)相位差和相位比较器输出之间的相互关系。
具体地说，图4表示当比较器的输出对于一指定的相位差可以取两个数值时的状态。然而，在这种情况下，时钟提取是不可能的。
如上所述，如果采用常规结构，在对由输入数据和提取的时钟信号中所选择的之一或者两者进行分频之后不能实现精确的相位比较。为了解决在常规结构中存在的这一固有难题，本发明提供一种时钟提取电路，它通过接收非回复到零的信号实现信号再现。这一时钟提取电路具有这样一种结构，其中对于一经分频的时钟信号对于根据对其上升沿的检测和对其下降沿的检测所选择的至少其中之一，利用由边沿检测电路输出的边沿脉冲进行确定。
参照图5a到5g介绍本发明的时钟提取电路的工作原理。
图5a到5d中的波形与图3a到3d中的波形相同。图5e表示通过将图5d中的经分频的时钟信号的相位前移90°所得到的波形。与图2的时钟示意图所示的一样，本发明的边沿脉冲选择电路利用图5e中的波形。图5f和5g表示由边沿脉冲选择电路所选择的波形。具体地说，图5f表示对由边沿检测电路输出的所有如图5b和5c所示的边沿脉冲之间进行AND(与)运算的情况。另一方面，图5g表示对图5b所示边沿脉冲和图5e所示的负边沿脉冲之间进行AND运算的情况。如用于将图5d和图5f到5g相连接的虚线所示，图5f表示一仅用于检测图5d中所示的上升沿的边沿脉冲，图5g表示一仅用于检测图5d中所示的下降沿的边沿脉冲。采用这些经选择的边沿脉冲，能够按照经分频的时钟信号的上升沿或按照其下降沿的相位比较以不同的方式使用相位比较器。因此，即使在分频之后也能进行精确的相位比较，并且可以进行时钟提取。
在图2中所示的两个相位比较器4和5分别负责对于时钟信号上升沿进行比较，以及对时钟信号下降沿进行比较。如在图2中所示，由于第二相位比较器仅对经分频的时钟信号的下降沿进行相位比较，在与第一比较器的输出求和之前必须将其输出反相。
图4c表示本发明中的两个相位比较器对于一个相位差输出之和的特性。
由该图可以理解，相位比较器的输出对于一个已知的相位差是唯一确定的，对于在-π/2到+π/2之间的相位差，相位比较器的输出是单调增加的，并且可以进行时钟提取。根据其特征，可以理解，不仅当相位差为零时而且当如图3c中所示相位延迟+π时，在经分频的时钟信号和输入数据之间保持同步。然而，由于就分频前提取的时钟信号来说，经分频的时钟信号相位延迟+π等效于原来的提取的时钟信号相位延迟+2π，上述状况就完全不成为问题。
两个相位比较器输出之和输入到低通滤波器。在不必要的高频分量被消除之后由低通滤波器输出这一输出和。根据低通滤波器的输出，控制压控振荡器，保持相位同步，以便使由压控振荡器输出的时钟信号f[赫]等于输入数据信号的数据传输速度f[位/秒］。由输出端20向外侧输出该提取的时钟信号。
图6表示边沿检测电路的一个特定实例。图7表示分频器的一个特定实例。图8表示相位比较器的一个特定实例。
下面参照附图详细介绍本发明的第二实施例。
图9表示本发明的第二实施例的时钟提取电路。这一时钟提取电路包含：第一分频器2、边沿检测电路1、第二分频器8、边沿脉冲选择电路3、第一和第二相位比较器4和5、低通滤波器6和压控振荡器7。
第二分频器8对输入端10输入的输入数据信号进行分频。然后经分频的输入数据进入边沿检测电路1并检测出其转换点。然后输出一与所检测的转换点相对应的边沿脉冲。由第一分频器2对从压控振荡器7提取的时钟信号进行分频。将上述的边沿脉冲输入到边沿脉冲选择电路3。然后，根据对经分频的时钟的上升沿或对其下降沿进行的比较，选择两个边沿脉冲。
通过利用各个边沿脉冲，由第一和第二比较器4和5在经分频的输入数据信号和经分频的时钟信号之间进行相位比较。然后，一个与在这些信号之间检测的相位差相对应的信号通过低通滤波器输送到压控振荡器7。
通过输出端20向外侧输出所提取的时钟信号。该输入数据没有输入到边沿检测电路1。取而代之，该输入数据由分频器8进行第一分频，然后输入到边沿检测电路1，除此以外的其它每一部分的操作与第一实施例中的对应部分相同。
在第二实施例中，不仅对提取的时钟信号而且对该输入数据都进行分频。根据经分频的输入数据的转换点产生边沿脉冲。
在对于经分频的时钟信号的上升沿的相位比较和对于其下降沿的相位比较之间，边沿脉冲选择电路3分别选择边沿脉冲。在两个相位比较器4和5中，输入所选择的边沿脉冲和经分频的提取的时钟信号，并且在经分频的输入数据信号和经分频的时钟信号之间进行相位比较。然后，将根据这些信号之间相位差得到的信号通过低通滤波器输送到压控振荡器7。
在此之后进行的操作与第一实施例中相同。然而，在第二实施例中，由于输入到这些比较器中的检测脉冲和时钟信号两者都是经分频的，所以相位比较器可以低速工作，即使该输入数据信号的传输速度高，也可使相位比较更好地保证。
在该实施例中，具有用于对输入的NRZ信号进行分频的分频器8和用于对由振荡器7输出的经分频的时钟信号的分频器2。根据由边沿脉冲选择电路3输出的脉冲信号以及利用分频器2分频的时钟信号，在由分频器8分频的非回复到零的信号与由压控振荡器7输出并由分频器2分频的时钟信号之间进行相位比较。然而，时钟提取电路可以按这样一种方式构成，即不设分频器2，根据由边沿脉冲选择电路3输出的脉冲信号和由该压控振荡器7输出的时钟信号，在由分频器8分频的非回复到零的信号和由压控振荡器7输出的时钟信号之间进行相位比较。
下面参照图10介绍本发明的第三实施例。
在第一实施例中，当对经分频的时钟信号的上升/下降沿进行相位比较时，为了实现正确的相位比较，将第二相位比较器的输出相对于第一相位比较器反相，并得到它们的输出之和，然后输入到低通滤波器。
然而，在图10所示的第三实施例中，相对于用以进行对上升沿的相位比较的第一相位比较器的输出，没有对第二相位比较器的输出进行反相用以对下降沿进行相位比较。对于相位比较可以使用处于反相状态下经分频的时钟信号。因此，两个相位比较器的输出侧在结构上是彼此对称的，预期可以减少在相位比较器输出侧包含的不同的元件。
最后参照图11介绍本发明的第四实施例。
上述每一实施例都需要两个相位比较器。然而，如图12中所示，通过改进较8中所示的相位比较器的结构，可以实现这样一种电路结构，其能使一个相位比较器能够对上述和下降沿两者进行相位比较。按照这种方式，可以实现与图11所示相似的本发明的简化结构的时钟提取电路。预期采用这样一种时钟提取电路可以降低元件数目和功率消耗。
应当理解，显然对这里所公开的时钟提取电路，本领域技术人员可进行变化和改进，故将所有这些改进和变化包含在所提出的权利要求的范围内。