动态随机存取存储器 结构及其制造方法 本发明涉及一种动态随机存取存储器(Dynamic Random AccessMemory；DRAM)结构及其制造方法，且特别涉及一种具有垂直对准的电容结构的动态随机存取存储器结构及其制造方法，其可以减少元件所占的面积，增加元件的集成度。
为了要满足高密度的动态随机存取存储器元件结构，以及亚微米尺寸以下的元件微小化(Micro-Minituration)的要求，动态随机存取存储器元件的工艺技术一直不断在改进。此种元件微小化工艺技术的突破已在一些特殊的工艺步骤中实现，例如光刻技术与干蚀刻技术。利用更精密的曝光机(ExposureCamera)，或是使用感光度更高的光阻材料，可以使得光阻层影像传递的精确度提高。除此之外，干蚀刻技术在工具上与蚀刻剂的配方上也有很大的进步，可以使得光阻层上的亚微米尺寸的影像成功的转移到光阻层下的物质，产生高密度的半导体元件。
然而，若是要做出密度高达256百万位元或以上的动态随机存取存储器元件，则在工艺技术上必须做更大的突破。通常一个动态随机存取存储器单元所需的面积，约八倍于最小尺寸(minimum Feature)所占的面积，记为“8F2”。目前已制造出四倍于最小尺寸所占的面积，亦即4F2的动态随机存取存储器单元。而元件的面积主要限制在两个基本的部分，包含字元线晶体管与储存电容。
一般地4F2的动态随机存取存储器单元，其字元线晶体管与储存电容分别在半导体基底上占有不同的位置。如果此两个部分能够重叠在一起，使用相同的面积，亦即字元线晶体管结构垂直对准于储存电容结构，则将会制造出比4F2的动态随机存取存储器单元所占面积更小的元件。
有鉴于此，本发明的主要目的是提出一种动态随机存取存储器结构及其制造方法，将字元线晶体管结构与储存电容结构重叠在一起，可以减少元件所占的面积，增加元件的集成度。
为实现上述的目的，本发明提出一种动态随机存取存储器结构及其制造方法，首先，在半导体基底上形成第一氧化硅层。然后，在第一氧化硅层中形成多个沟槽，且在每个沟槽中形成位元线的结构。接着，在位元线与第一氧化硅层上淀积第二氧化硅层，使位元线成为埋藏的位元线结构。进行平坦化步骤，使第二氧化硅层具有平坦的表面。然后，在第二氧化硅层上淀积第一多晶硅层，与在第一多晶硅层上形成薄的氧化多晶硅层。再设定薄的氧化多晶硅层与第一多晶硅层的图案，于是形成字元线的结构。接着，在字元线旁侧形成金属硅化物的间隙壁，并去除薄的氧化多晶硅层。之后，在字元线与第二氧化硅层上淀积第三氧化硅层，并进行光刻与蚀刻步骤，依序蚀刻第三氧化硅层、字元线约中央处、第二氧化硅层与第一氧化硅层，直到露出位元线表面，形成窄的元件凹洞。然后，在元件凹洞的侧壁露出字元线的部分形成栅极氧化层。且在元件凹洞中淀积第一非晶硅层，并设定图案，蚀刻第一非晶硅层而在元件凹洞的侧壁上形成非晶硅侧壁。接着，在元件凹洞中淀积第二多晶硅层，并进行离子注入步骤，注入角度约为零度，对位于第三氧化硅层上的第二多晶硅层进行离子掺杂，以及对元件凹洞底部的第二多晶硅层进行离子掺杂，至于在元件凹洞侧壁的第二多晶硅层则未掺杂离子。然后，在元件凹洞中淀积第二非晶硅层，用以填满元件凹洞，且进行一退火步骤，使得第二非晶硅层、第二多晶硅层与第一非晶硅层成为单晶硅层，并进行多次不同剂量的离子掺杂步骤，在元件凹洞中由下而上依序形成第一浓掺杂源极/漏极区、第一浅掺杂源极/漏极区、单晶硅层与第二浓掺杂源极/漏极区。上述第一浓掺杂源极/漏极区位于埋藏的位元线结构上，且单晶硅层对应于露出的字元线。接着，在第二浓掺杂源极/漏极区上淀积第三多晶硅层，并设定第三多晶硅层的图案，以形成储存结点，储存结点位于第二浓掺杂源极/漏极区上。然后，在储存结点上淀积介电层。在介电层上淀积第四多晶硅层；以及设定第四多晶硅层的图案，形成上电极层，于是储存结点、介电层与上电极层形成电容的结构。
本发明提出一种动态随机存取存储器的电容结构及其制造方法，其特征在于具有垂直对准字元线的多晶硅电容结构，以及垂直对准字元线的多晶硅位元线结构，其优点在于可以减少元件所占的面积。
为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举一较佳实施例，并配合附图，详细说明如下：
图1到图10，其所绘示的是根据本发明的一较佳实施例，一种动态随机存取存储器的制造步骤的剖面示意图；
图3A与图3B，其中图3B的剖面方向与图3A的剖面方向成90度角；
图4A与图4B，其中图4B的剖面方向与图4A的剖面方向成90度角；以及
图10A与图10B，其中图10B的剖面方向与图10A的剖面方向成90度角。
参照图1到图10，其所绘示的是根据本发明的一较佳实施例，一种动态随机存取存储器制造步骤的剖面示意图。此处本发明是以N通道的元件为例子，然而，本发明亦可以应用于P通道的元件。
首先，参照图1，提供半导体基底10，例如P型且结晶方向为<100>面的硅基底。然后，在半导体基底10上形成第一绝缘层12，例如氧化硅层。其形成方式是进行热氧化法(Thermal Oxidation)，温度在约950℃到约1100℃之间，并以氧气为反应气体，使得半导体基底10上的硅会与氧气作用而形成氧化硅层，其厚度在约4500埃()到约5500埃()之间。接着，进行光刻与蚀刻步骤，以三氟甲烷(CHF3)为蚀刻剂，在第一绝缘层12中形成多个沟槽14。沟槽14的深度在第一绝缘层12表面下约3500埃到约4500埃之间。此步骤的光阻层可利用等离子氧化蚀刻法(Plasma Oxygen Ashing)去除。
接着，参照图2，在第一绝缘层12与沟槽14上淀积导电层，然后再进行非等向性的干蚀刻法(Anisotropic Dry Etching)，以氯气(Cl2)为蚀刻剂，在沟槽14中形成位元线16(Bit Line)。上述淀积的导电层的材料可为金属钨，且其淀积方式可为低压化学汽相淀积法(Low Pressure Chemical VaporDeposition；LPCVD)，环境温度在约300℃到约600℃之间，以六氟化钨为反应物，淀积厚度在约2000埃到约4000埃之间的导电层。此外，导电层的材料亦可为硅化钨(Tungsten Silicide)，其淀积方式为低压化学汽相淀积法(LPCVD)，以六氟化钨和硅甲烷(Silane)为反应物，温度在约300℃到约600℃之间，淀积厚度在约2000埃到约4000埃之间。非等向性的干蚀刻法用以蚀刻在第一绝缘层12上多余导电层，留下在沟槽14中的导电层，其深度在第一绝缘层12表面下约1000埃到约2000埃之间，以形成位元线16的结构。
接着，参照图3A，在第一绝缘层12与位元线16上形成第二绝缘层18，最好是氧化硅层。其形成方式是以原硅酸四乙酯(Tetra-Ethyl-Ortho-Silicate；TEOS)为反应气体，利用低压化学汽相淀积法(LPCVD)或是等离子强化化学汽相淀积法(Plasma Enhanced Chemical Vapor Deposition；PECVD)，温度在约300℃到约600℃之间，淀积厚度在约500埃到约1500埃之间。然后，再进行平坦化(Planarization)的步骤，利用化学机械研磨法(Chemical MechanicalPolishing；CMP)，使得第二绝缘层18具有平坦的表面。于是位元线16成为埋藏于第二绝缘层18中的位元线16．接着，在第二绝缘层18上形成第一导电层20，最好是多晶硅层。其形成方式是以环境掺杂的方式(Situ DopingProcedures)，以掺杂砷或磷的硅甲烷为反应气体，利用低压化学汽相淀积法，温度在约600℃到约650℃之间，且淀积厚度在约3000埃到约4000埃之间。然后，在第一导电层20上利用热氧化法形成薄氧化硅层22。接着，再进行传统的光刻(Photolithography)与干蚀刻(Dry Etching)步骤．当蚀刻薄氧化硅层22时，以三氟甲烷(CHF3)为蚀刻剂，而当蚀刻第一导电层20时，以氯气(Cl2)为蚀刻剂。然后，利用等离子氧化蚀刻法(Plasma Oxygen Ashing)与湿蚀刻法将光阻层去除。
之后，参见图3B，其剖面方向与图3A剖面方向成90度角。在第一导电层20旁形成间隙壁24，其材料最好是金属钨。且其形成方式是先利用溅射法(Sputtering)，淀积厚度在约500埃到约1000埃之间的金属钨层。然后再进行非等向性反应性离子蚀刻法(Anisotropic Reactive Ion Etching)，以六氟化硫(SF6)为蚀刻剂，于是在第一导电层20旁形成间隙壁24。此时在第一导电层20上的薄氧化硅层22，它可以保护第一导电层20不受蚀刻步骤的侵害。
接着，参照图4A与图4B，其中图4B的剖面方向与图4A剖面方向成90度角。进行清洗步骤，浸在缓冲氟化氢酸溶液(Buffered Hydrofluoric AcidSolution)中，可将薄氧化硅层22去除。然后，在第一导电层20上淀积第三绝缘层26。其形成方式是利用等离子强化化学汽相淀积法，以原硅酸四乙酯(TEOS)为反应气体，温度在约300℃到约600℃之间，淀积厚度在约1000埃到约2000埃之间。接着，进行严格的设定图案的步骤，在第三绝缘层26上形成光阻层28a，并设定图案而蚀刻出多个狭窄的元件凹洞28b。其步骤是先形成光阻层28a，并在光阻层28a上形成多个开口，其宽度在约0.20μm到约0.30μm之间。然后再进行干蚀刻法，以光阻层28a为掩模，依序蚀刻开口下各层，直到露出位元线16，形成狭窄的元件凹洞28b，其直径也在约0.20μm到约0.30μm之间。蚀刻第三绝缘层26是以三氟甲烷(CHF3)为蚀刻剂，蚀刻第一导电层20是以氯气(Cl2)为蚀刻剂，而蚀刻第二绝缘层18与第一绝缘层12是以三氟甲烷为蚀刻剂，最后，以埋藏的位元线16为终止层。然后，利用等离子氧化蚀刻法与湿蚀刻法将光阻层去除。
接着，参照图5，进行热氧化法，在元件凹洞28b侧壁位于第一导电层20处形成垂直的栅极绝缘层30。其形成方式为在充满氧气的环境中，温度在约900℃到约950℃之间，形成的厚度在约70埃到约120埃之间。然后，在元件凹洞28b侧壁上形成垂直的第一非晶硅层32(Amorphous Silicon)。其形成方式为先利用低压化学汽相淀积法，温度在约500℃到约550℃之间，淀积厚度在约200埃到约400埃之间。之后，再进行非等向性干蚀刻法，以氯气为蚀刻剂，沿着元件凹洞28b侧壁上蚀刻出垂直的第一非晶硅层32。然后，进行清洗步骤，浸在缓冲氟化氢酸溶液中，可将埋藏的位元线16上残留的氧化层去除。
接着，参照图6，在元件凹洞28b上与周围边缘淀积第二导电层34a，最好是多晶硅层。其形成方式为利用低压化学汽相淀积法，温度在约600℃到约650℃之间，淀积厚度在约500埃到约1000埃之间。然后，在第二导电层34a上进行离子注入法，注入砷离子或磷离子，注入角度为零度，注入剂量在约1E15atoms/cm2到约5E15atoms/cm2之间，且注入能量在约50KeV到约100KeV之间。因为注入角度为零度，因此在第三绝缘层26上与元件凹洞28b底部的第二导电层34a会被注入离子，而在元件凹洞28b侧壁上的第二导电层34a未被注入离子。使得第二导电层34a分为N型注入区34b与其余的第二导电层34a。
接着，参照图7，在第二导电层34a上与元件凹洞28b中淀积第二非晶硅层36。其形成方式为利用低压化学汽相淀积法，温度在约500℃到约550℃之间，淀积厚度在约1500埃到约2000埃之间。此第二非晶硅层36会将元件凹洞28b填满。然后，进行严格的退火(Anneal)步骤，其温度在约600℃到约800℃之间，并在充满氮气的环境中，进行的时间在约2小时到约8小时之间，使得第二非晶硅层36、第二导电层34a、N型注入区34b与第一非晶硅层32会再结晶化(Recrystallize)而成为单晶硅层。
接着，参照图8，在已进行完退火步骤的单晶硅层中进行离子注入，掺杂N型离子，依序形成浓掺杂区36a、淡掺杂区36b与浓掺杂区36d。此处，纯单晶硅层36c不掺杂N型离子，其介于浓掺杂区36a与浓掺杂区36d之间，且与第一导电层20、浓掺杂区36a与浓掺杂区36d共同构成垂直迁移晶体管(Vertical Transfer Transistor)结构。其中，浓掺杂区36a与浓掺杂区36d为源极/漏极区(Source/Drain Region)，第一导电层20为栅极，而纯单晶硅层36c为通道区(Channel Region)。上述单晶硅层36c的厚度，亦即所提供的通道区长度，在约0.3μm到约0.40μm之间。
接着，参照图9，在浓掺杂区36d上形成第三导电层38，最好是多晶硅层。其形成方式为利用低压化学汽相淀积法，以硅甲烷为反应气体，同时掺杂砷离子与磷离子，温度在约600℃到约650℃之间，淀积厚度在约4000埃到约8000埃之间。然后，在第三导电层38上形成光阻层40，且设定光阻层40的图案，用以形成后续的储存结点(Storage Node)位置。
接着，参照图10A，以光阻层40为掩模，进行蚀刻步骤，蚀刻第三导电层38而形成多晶硅储存结点42。其形成方式为利用非等向性干蚀刻法，以氯气为蚀刻剂。多晶硅储存结点42与源极/漏极区的浓掺杂区36d相接。然后，再利用等离子氧化蚀刻法与湿蚀刻法去除光阻层40。接着，在多晶硅储存结点42上形成介电层44，最好是氧化钽层(Tantalum Oxide)或是氧化硅/氮化硅/氧化硅层(Oxidzed/Silicon Nitride/Silicon Oxide；ONO)，其方法为先加热长成氧化硅层，接着形成氮化硅层，然后进行热氧化的步骤，在氮化硅层上形成氧化硅层，其中氧化硅层的厚度均在约10埃到约100埃之间。然后，在介电层44上形成第四导电层46a，最好是多晶硅层。其形成方式为利用低压化学汽相淀积法，温度在约600℃到约650℃之间，淀积厚度在约1000埃到约3000埃之间。
接着，参照图10B，其剖面方向与图10A剖面方向成90度角。进行传统的光刻与干蚀刻步骤，以氯气为蚀刻剂，设定第四导电层46b的图案，形成电容的上电极层48。前述的多晶硅储存结点42、介电层44与上电极层46b组成电容的结构。此电容结构的多晶硅储存结点42与垂直迁移晶体管结构的源极/漏极区36d相接。
虽然本发明已以较佳实施例描述如上，然其并非用以限定本发明，任何本领域的普通技术人员，在不脱离本发明的精神和范围内，应可以做出各种更动与润饰，因此本发明的保护范围应视后附的权利要求所界定者为准。