用于双相稳态频率锁相环路的 数据段驱动AFC锁存器 本发明一般地涉及数字数据接收机，尤其涉及一种数字电视信号接收机。近来，已有若干系统被建议用于发射和接收数字形式的电视信号。电视信号可以包括例如说一个被压缩的宽带高清晰度电视(HDTV)信号或者是一个或多个被压缩的NTSC(国家电视制式委员会)信号。被设想用于实现这种发射的两种宣扬最广泛的调制技术是正交调幅(QAM)和残留边带调制(VSB)。美国专利No.5,087,975公开了一种VSB系统，用于以在标准的6MHz电视频道上接连的M-电平符号的形式发射电视信号，在频道的下边缘带有一个相对较小(低电平)的导频。当表征符号的电平数目M(即VSB方式)可变时，符号速率最好固定在比如说684H的速率上(大约10.76兆符/秒)，其中H为NTSC水平扫描频率。用在任何特定情况的符号电平数基本上是表征传输介质的信噪比(S/N)的函数，较小数目的符号电平用在S/N比例较低的情形。人们相信具备24、16、8、4和2个符号电平数的系统能提供充分地适应性满足大多数情况。将会理解到，较低的M数值能以降低的发射比特率为代价提供改善的S/N比性能。例如，假定速率为10.76兆符/秒，一个2电平VSB信号(每个符号1比特)提供一个10.76兆比特/秒的发射比特率，一个4电平的VSB信号(每个符号2比特)提供一个21.52兆比特/秒的发射比特率，等等。
数字电视接收机的适当运行要求获得所接收的载波信号相对较快，射频(RF)和中频(IF)部分的增益可适当调节。在QAM接收机中的载波捕捉，因为没有任何导频要相对困难些。而在上述VSB系统中，使用导频，虽然由于相对较低的导频电平和在VSB接收机中使用的同步解调器的牵引范围有限会遇到某些困难，但还是使捕捉载频容易多了。本发明的一个方面提高了频率锁相环路(FPLL)的牵引范围，另一个方面涉及改善的自动增益控制(AGC)系统。而且同步解调器中的FPLL是双相稳态的。由此输出数据的相位可能是颠倒的，故而需要倒换一下相位。另外，FPLL的锁相特性由自动频率控制(AFC)滤波器的特性决定；在本发明的另一个方面，提供了对这类特性的改善。本发明的目标指向是稳定FPLL的段驱动AFC锁存器。
因此，本发明的一个基本目的是提供数字数据接收机中的一种改进型FPLL，使用同步解调器产生一个直流(DC)导频信号。
本发明的另一方面是提供一种不受数据幅度或噪声影响的改进型FPLL。
通过阅读下面结合附图对本发明优选实施例的叙述，本发明另外的特性和优点将变得一目了然，在附图中：
图1是设计得用于接收M电平VSB信号的接收机的局部方框图；
图2是图1的IF放大器和同步解调器的更详细的表示；
图3是用于控制接收机的AGC的电路；
图4描述AGC电路的工作方式；
图5示出用于在需要时自动倒换数据相位的数据极性倒换器；
图6是根据本发明的段锁定驱动的AFC锁存器；以及
图7A和7B是说明图6的滤波器工作的曲线。
如上所述，发射的VSB信号最好包括一个位于6MHz电视频道下边缘的小的导频，它被转换为一个靠近频道的上边缘的大约46.69MHz的中频(IF)。而且，虽然并不局限于此，但发射信号最好包括每帧含有313个数据段的连续数据帧。每一个数据段包括832个符号(以大约10.76兆符/秒的速率出现)，其中828个符号用于数据，4个符号被放在每一数据段的固定位置用于确定一个段同步字符。数据段同步字符仅包括2电平的符号，而数据符号可以是2、4、8、16或24电平的，随用途而定。而且，每一帧的第一数据段包括一个2电平的符号序列，表示帧同步码和一个识别帧的其余312个数据段的数据符号的电平M(24、16、8、4或2)的VSB方式控制信号。
导频通常可以通过将一个偏压(常数DC电平)引入符号数值而在发射机中形成。在接收机中，偏压产生一个用于载波恢复的常数DC。根据本发明的一个方面，接收机中的这个“恢复”DC在捕获载波之后被从数据频道中除去，以为进一步的处理提供最佳条件。
参照图1，由微处理器12控制的调谐器10将所接收的RF信号转换成IF信号。微处理器12响应用户的输入(由键盘14或者IR接收器16)将适当的信号加到调谐器10上以接收选定的频道。IF信号(包括46.69MHz的导频信号)由调谐器10经过一个通常约为41-47MHz的SAW滤波器18加到一个IF放大和同步解调器20。解调器20的模拟基带输出经由电容器21耦合到一个模拟数字(A/D)转换器22，后者对信号抽样并向数字处理器24提供二进制形式的M电平的符号信息。电容器消除A/D22输入端的上述DC偏压。正如下文中要进一步详细说明的，A/D22用于根据数字处理器24产生的时钟信号在正确的符号时刻对解调器20的输出抽样。数字处理器24向IF放大和同步解调器20供应数据并且还供应AGC控制信号解调转而再向调谐器10输送一个延迟的AGC信号。解调器20和数字处理器24两者均响应微处理器12根据所选择的起始条件(例如加电源、频道转换和数据段丢失或帧同步)产生的AFC失效信号。最后，由于数据输出的相位因同步解调器中的FPLL是双相稳态而可能倒相的关系，还包括一个提供适当的数据相位的自动装置。这一点将结合图5更全面地叙述。
IF放大和同步解调器20更详细地示于图2。来自SAW滤波器18的IF信号通过一个增益控制放大器30加到IF开关32的一个输入端。放大器30的增益受AGC控制机构与充电泵31控制。电路31则响应增益上升(Gain-Up)和增益降低(Gain-Down)信号将电容器33充电或放电到一个理想的数值以控制放大器30的增益。电路31还生成一个延迟的AGC信号加到调谐器10。
一个晶体振荡器34根据来自微处理器12的AFC失效信号起动，将一个相对较强的导频(46.69MHz)频率的信号加到IF开关32的第二输入端。IF开关32也响应AFC失效信号将晶体振荡器34的输出端与开关输出端连接起来，并且按另一方式工作将IF放大器30的输出端与自己的输出端连接起来。于是，IF开关32的输出在没有AFC失效信号时为IF信号，而在有AFC失效信号时则为晶体振荡器34的输出
IF开关32的输出加到一对乘法器40和42的第一输入端。电压可控振荡器(VCO)44名义上生成一个等于4倍导频(即186.76MHz)的输出，加到一个除以4的预引比例电路46用于产生一对相移90°的导频信号。同相(0°)信号加到乘法器40的第二输入端产生一个同相基带分量I，而90°相移(90°)信号则加到乘法器42的第二输入端产生一个90°相移基带分量Q。I和Q分量通过相应的低通滤波器50和52连接以消除二阶和高阶谐波混合器乘积，并被相应的放大器54和56放大以提供所需要的输出电平。放大的I和Q分量被输送到FPLL58的相应输入端，FPLL58以众所周知的方式工作以生成一个调谐电压Vt，用于将VCO44产生的信号的频率和相位锁定到4倍的导频频率。如上所述电容器21防止I频道信号中的DC偏压加到A/D22上。用这一方式，除法器46产生的90°相移信号被锁定到导频IF频率用于恰当解调所接收的IF信号。
在某些起动型式的条件持续期间，例如在加上电源或频道改变期间，VCO44的频率可能偏离正常频率186.76MHz如此之远，以致不能出现由FPLL根据相对较小的被接收导频信号很快锁定。(FPLL58在IF频率对弱导频信号一般仅有±100KHz左右的牵引范围。而其对强信号的牵引范围一般在±750KHz左右。)为缓解这一问题，晶体振荡器34相双较强的46.69MHz输出在起始时期(由AFC失效信号的周期确定，靠AFC失效信号接通)，通过IF开关32加到乘法器40和42的输入端，而不是接通IF放大器30接收的IF信号。起始时期包括一个最大增益的固定周期(差不多200毫秒(ms)长)。将会看到使增益达到最大大约用1ms的时间-这被认为是起始时期的一部分。在对应于AFC失效信号周期的起始时期内，IF放大器增益保持在其最大值水平上，与IF信号的实际电平无关。因此，在这一时期内，AGC系统被取而代之。
一个相对较强的IF导频频率信号从晶体振荡器34加到同步解调器上，在起始期内使得FPLL58能够快速地将VCO44的频率拉到其正常数值。在起始时期之后，像在没有频道时所得出的一样，数据信号被比较器72与最大值或限幅电平连续比较。如果所接收的数据信号的绝对值接连8个符号超过限幅电平，则解码器68生成一个输出信号，使得解码器70产生一个增益下降(Gain-Down)信号用来将放大器30的增益降低一个预定的数量或增量值。只要比较器72所要求的条件被满足就继续这一过程。在不满足这一条件期间，没有增益降低。当获得段同步锁定时，解码器68停止作用并且接收器进入相干AFC运行方式，其间放大器30的增益根据所接收的IF信号强度(比方说像根据滤波器62的输出端产生的相关脉冲表示的段同步字符(得出的那样)控制。由于FPLL58能够锁定在两个相位的任一相位上，相关脉冲被加到极性选择电路(示于图5)以确保数据极性是正确的。
正如将要看到的，根据相关脉冲产生的极性倒换控制信号和极性选择符号位用于控制极性倒换器59的极性和开关73的位置，正如正文要叙述的，开关73将一个地电压(零伏)或+5V电压加到图6的FPLL电路上。这一性质牵涉到本发明。
在加法器76中，由相关脉冲减去一个参考电平，并在AGC积分器74中对相减的结果进行积分，积分器的输出加到解码器70用于控制充电泵31。特别是，当加法器76的总输出超过第一电平时，由解码器70生成增益下降(Gain-Down)信号以降低放大器30的增益，当总输出信号跌到第二电平以下时，则由解码器70生成一个增益上升(Gain-Up)信号以增加放大器30的增益。积分器74在生成增益上升或增益下降信号之后复原。加法器76的输出还加到一个段同步积分器94上，后者的输出则加到比较器96的一个输入端，比较器的另一输入端则供以零信号基准。比较器96的输出供给一个段同步发生器98，用于在每当来自滤波器62相关积分脉冲等于或大于零数值时提供一个段同步输出并在达到段同步锁定时提供一个段同步锁定信号。
段同步发生器98在发现足够数目的段同步信号时(可以通过使用一个置信度计数器装置达到)产生一个段同步锁定信号并将段同步锁定信号输送到图5中的FPLL。正如将要看到的，极性的倒换控制信号、段同步锁定信号以及不存在AFC失效信号都被用来实现本发明对用于FPLL的AFC进行锁存。
非相干AGC运行相对较快，能够每8个符号时钟完成一次增益变化。另一方面，相干AGC运行则响应段同步字符，因而仅能每个数据段完成一次增益变化。将会理解，相干模式AGC可以响应任何的信号特性，并且本发明并不限于使用段同步来产生AGC电压。
如上所述，同步解调器20(图2)中的FPLL58是双相稳态的。因此，输出数据的相位可能会被颠倒。数字处理器24中的极性倒换器59必要时将数据信号的相位倒换。极性倒换器59受来自极性选择电路的极性倒换控制信号(图5)控制。
在图5中，滤波器62输出端产生的相关同步样本的符号位耦合到第一触发器82的D输入端，触发器82的Q输出端耦合到第二触发器84的D输入端和比较器86的一个输入端，比较器86的第二输入端由触发器84的Q输出供电。比较器86的输出加到一个3位计数器88的复位输入端，计数器88的进位输出耦合到“与”门90的一个输入端。“与”门90的第二输入端由触发器82的Q输出供电，门的输出端耦合到反转触发器92的反转输入端。触发器92的Q输出是一个极性倒换控制信号，它控制极性倒换器59的工作。触发器82-84和计数器88均由来自段同步发生器98的段同步信号(图3)时钟同步。
在同步解调器20的输出相位适当时，滤波器62的相关输出的符号位为逻辑0。如果符号位为1，则倒换器80将把加到数字处理器24的数据信号的极性倒换。
更具体地说，触发器82和84工作于存储同步相关滤波器62连续不断输出的符号位。逻辑0和逻辑1符号位分别形成Q＝0和Q＝1的触发状态。如果接连8个段同步字符的符号位不变(即比较器86没有输出)，则计数器88的输出启动“与”门90检查当前符号位的极性。如果不是逻辑0，即触发器82的状态为Q＝1，则“与”门 90将产生一个输出供给反转触发器92，从而使极性倒换器59改变状态。如果符号位为逻辑0，则“与”门90不产生输出，倒换器80的状态不变。
图6示出FPLL58(图2)的优选实施例，正如下文所述，它还响应来自微处理器12的AFC失效信号和本发明的锁存装置。FPLL通常包括一个由一系列电阻R1、R2和R3以及C1、C2和C3组成的AFC滤器80。滤波器80的输入端连接得接收已解调的I频道数据信号并且其输出端连接到限幅器82的第一输入端，限幅器82的第二输入端由一个参考电压通过连接到电位器91的电阻88供电。限幅器82的输出供给乘法器84的一个输入端。解调的Q信号供应乘法器84的第二输入端，乘法器84的输出接到PLL滤波器86，产生一个用于控制VCO44的电压Vt(图2)。
将会看到，根据本发明，限幅器82的第二输入端还通过一个电阻92连接到一个根据段同步锁定信号工作的开关94的闭合端子(C)。开关94的活动元件连接到另一个开关100，后者根据AFC失效信号工作且由图3中的开关73供电。我们记得，开关73根据双相稳态FPLL58的锁定极性连接到+5V或OV(地)。这种多开关串联的结构预防了FPLL一直被锁存到获得段锁定以及AFC失效信号停止作用。其结果是本发明的导频增强电路随着频道改变、通断开关操作等等而立即停止工作。
AFC滤波器80具有分别如图7A和7B中实线所示的幅度和相位-频率特性曲线，用于(1)滤除I频道数据信号中的高频数据分量和(2)提供输入信号的一个相移。VCO44偏离其正常解调频率的频率误差会招致在I和Q信号中产生拍频。只要拍频不是过大，即VCO44的频率在正常解调频率的一个给定范围之内，AFC滤波器80将产生一个足够幅度和相位的输出，使得能够校正VCO频率。这样的校正通过AFC滤波器80的限幅输出乘以Q信号以向PLL滤波器86供应一个频率校正信号来实现。参照图7A和7B，注意到阴着拍频的增加，AFC滤波器响应的幅度下降并且由此所产生的相移接近180°。这两个因素都要降低AFC滤波器80进行必要的频率校正的效率。尤其是，当滤波器的相移超过180°时，VCO44的频率实际上被推向与获得频率锁定相反的方向。在接收机打开、频道改变或者丢失信号的状态期间，VCO44的频率能够偏离其正常频率到甚至在FPLL根据晶体振荡器34的输出工作时，也足以使捕捉被接收的信号非常困难。
前述问题通过提供一个由AFC失效信号起动的充电泵88克服，充电泵根据I信号向AFC滤波器80的输出节点90注入一个电流。这样做就在实际上改善了幅度和相位响应特性曲线，如图7A和7B中虚线所示。将会看到，改善的幅度和相位响应在滤波器随频率增加的幅度响应和相位响应中提供一个更平缓的下降坡度，更重要的是，相移对于频率的增加基本上停留在90°左右，永远到不了180°。于是，AFC滤波器80提供一个具有小于180°相移(即90°左右)的增强的电平输出信号，减轻了在起始期间根据晶体振荡器34的输出捕捉载频的困难。
于是看出，本发明提供了捕获电路的改进性能，它根据被接收信号中的导频产生一个小的DC电压。我们记得，在捕获之前，AGC系统工作在放大DC导频信号的最大增益状态，并帮助获得频率锁定。在AGC的正常相干运行期间(在已经获得同步锁定之后)，IF增益由起始时期开头时的那个数值降下来，DC导频信号也一样。模拟解调器20的各种电路部件(FPLL是其一部分)均能引进可能能抵消小的DC导频信号的DC电压，而且数据符号都是多等级电平的，能通过减小在滤波器80的输出端产生的DC导频信号的幅度从反面影响FPLL的锁相稳定性。在一些情形下，解调器20中的数据或杂散DC电压可能会盖过这一DC，并造成失锁或引进与VCO44的相位调制相关的数据。在本发明中，通过在借助向导频DC供应一相对较大的增强DC电压而获得段同步锁定时将AFC箝位或锁住来预防这一点，这就避免了FPLL由于数据或芯片中的杂散DC电压而失锁。当通过开关94和100获得段同步锁定时，或者+5V或者是地电位加到限幅器82的第二输入端。到底是+5V还是地电位由从同步相关滤波器62检出的符号位来确定。这个符号位确定数据和导频信号的极性。FPLL是双相位的且能锁定到任一导频极性上，而且不管它所锁住的DC的什么极性都能用本发明的装置加强。
看得出，对于那些熟悉这一技术的人员，将会出现本发明上述实施例的大量替代方案，而不需要脱离本发明的范围。本发明仅受权利要求书中规定的范围限制。