具有金属硅化物薄膜的半导体器件及制造方法 本发明涉及一种半导体器件，特别涉及在把逻辑电路和动态随机存取存储器(DRAM)的存储单元集成在相同基片上的半导体器件的杂质扩散层上具有金属硅化物薄膜的半导体器件的结构及其制造方法。
在最近几年，人们正在制作把逻辑器件和动态随机存取存储器(DRAM)集成在相同基片上的器件。
作为相关技术，图3阐明了在相同基片上集成了逻辑器件和DRAM的器件的截面示意图。
在图3中的逻辑电路部分A中，生长了一个把高浓度n型杂质扩散层8作为源和漏区的MOS晶体管，和一个把高浓度p型杂质扩散层9作为源和漏区的MOS晶体管。在DRAM中的存储单元部分B中，为了达到高度集成和减小源漏连结处的漏电流，生长了栅长较短且把相对低浓度杂质扩散层4作为源和漏区的MOS晶体管。在储存单元部分B中的晶体管地源和漏区中，有一和位线12连接的位连接11，以及为和储存电容的下电极14连接的电容连接13。在每一个杂质扩散层4,8和9中，为了减小电阻生长了一层金属硅化物薄膜10，例如硅化钛薄膜。
另外，在硅基片1上生长了一些阱，但在图中它们被省略了。
图7是说明制造图3所示的半导体器件的工艺流程的截面图。
如图7A所示，在硅基片1上生长元件绝缘氧化物薄膜2后，通过对基片1热氧化或类似方法形成栅绝缘薄膜，随后导电薄膜和绝缘薄膜(象二氧化硅)被叠层，并且在上表面通过生成图形形成具有绝缘薄膜5的栅电极3。
接下来，像磷和砷等n型杂质以相对低剂量约5×1012-3×1013/cm2被选择性地掺入将成为储存单元和逻辑电路部分A中的n沟道晶体管的源漏区来形成杂质扩散层4和24。再者，像硼之类的p型杂质被选择性地掺入逻辑电路部分A中的p沟道晶体管的源漏区以形成低浓度p型扩散层25。
接着，如图7B所示，像二氧化硅薄膜之类的将成为栅电极侧壁薄膜的绝缘薄膜6-1淀积在基片1的整个表面上。随后，通过各向异性腐蚀法腐蚀绝缘薄膜6-1以便在栅电极3的侧壁上形成绝缘薄膜的分隔层6-2和6-3。
再者，如图7C所示，像磷或砷和硼或氟化硼之类的杂质分别以8×1014-5×1015/cm2的剂量被选择性地掺入逻辑电路部分A中的n沟道晶体管和p沟道晶体管来形成高浓度的n型杂质扩散层8和p型杂质扩散层9。
接下来，通过溅蚀或类似方法在整个表面淀积像钛一类的金属薄膜，随后进行热处理，分别在杂质扩散层8,9和4上生长金属硅化物薄膜10-1，10-2和10-3。在这种情况下，用不蚀刻金属硅化物的溶液去除和硅不反应的残留过剩金属薄膜以及绝缘薄膜上的金属薄膜，并通过自对准方法生长金属硅化物薄膜10。
接下来，如图7D所示，制作位线12，存储电容下电极14，存储电容上电极15，金属线16等等，从而制成了半导体器件。
在这样制成的半导体器件中，金属硅化物薄膜生长在晶体管的杂质扩散层上，所以杂质扩散层的电阻降低了，并且逻辑电路的高速运作也成为可能。
然而，已经发现按上述方法得到的半导体器件存在以下问题。也就是，在存储单元晶体管中，源漏的杂质浓度一般是比较低的，这是因为源漏电介质击穿电压是比较低的，如果杂质浓度设得比较高，则晶体管的亚阈值区的源漏之间的漏电流会增大。现在，在这种结中，若给漏极加电压则耗尽层向基片方向延伸。因此，在上述器件中，当给漏极加电压时，由于金属硅化物薄膜10-3是生长在构成存储单元MOS晶体管的源漏区的低浓度n型杂质扩散层4上，耗尽层向金属硅化物层10-3延伸，通过在生成金属硅化物薄膜的晶体缺陷导致结处的漏电流增加。
尽管可以通过提高存储单元晶体管的源漏区的杂质浓度来解决这种问题，但是像上面提到的一样，提高杂质浓度会导致源漏间的漏电流的增加。
再者，当杂质扩散层4的浓度较低时，在金属硅化物薄膜10-3和杂质扩散层4之间会形成肖特基(Schottky)势垒，这将导致位连接11和电容连接13之间的接触电阻的增加。
因此，本发明的目的是提供一种更好的半导体器件和这种器件的制造方法，它可以解决上面提到的问题。
为了解决上述问题，根据本发明的半导体器件的特征在于它具有生长在硅基片第一元件生长区内的第一MOS晶体管和生长在硅基片第二元件生长区内的第二MOS晶体管，所述第一MOS晶体管和所述第二MOS晶体管相比具有高的源区和漏区的杂质浓度，其中第一和第二金属硅化物薄膜被分别生长在所述第一MOS晶体管的所述源区和漏区，没有金属硅化物薄膜被分别生长在所述第二MOS晶体管的所述源区和漏区。
和第一MOS晶体管相比，第二MOS晶体管的栅长较短。
第一MOS晶体管是用于高速运作，第二晶体管是构成存储单元。
第一MOS晶体管的源漏区的杂质浓度高于第二MOS晶体管的源漏区的杂质浓度。
金属硅化物薄膜是钛，钴，钼或钨之一的金属硅化物薄膜。
第一MOS晶体管是构成逻辑电路部分的晶体管，第二MOS晶体管是构成存储单元部分的晶体管。
这种半导体器件还包括在第二MOS晶体管中的源和漏扩散层上的第一和第二接触垫片。
第一和第二接触垫片中的每一个上表面还有金属硅化物薄膜。
生长在第一和第二接触垫片上的导电薄膜是多晶硅或单晶硅。
根据本发明的半导体器件还包括形成在第二MOS晶体管上的位线和由下电极、电容绝缘薄膜组成的电容以及形成在位线上的上电极，其中第一接触垫片和位线是通过位接触孔电连接的，并且第二接触垫片和下电极通过电容接触孔电连接。
根据本发明的半导体器件还包括生长在第二MOS晶体管的栅电极上和第一及第二接触垫片上的绝缘薄膜，并且至少暴露第一和第二接触垫片的上表面的一部分，其中位连接是形成在第一接触垫片的上表面所提到的部分，电容连接是形成在第二接触垫片的上表面所提到的部分。
再者，根据本发明的半导体器件的制造方法的特征在于，该方法包括以下步骤：在硅基片的第一元件生长区上生长第一MOS晶体管以及在硅基片的第二元件生长区上生长第二MOS晶体管的步骤，分别生长和第二MOS晶体管的源、漏扩散层直接连接的形成导电薄膜的每一个第一或第二接触垫片的步骤，以及在形成第一和第二接触垫片后在第一MOS晶体管的源区和漏区上生长金属硅化物薄膜的步骤。
在生长金属硅化物薄膜的步骤中，金属硅化物薄膜也生长在第一和第二接触垫片上。
在第一MOS晶体管的源、漏区生长金属硅化物薄膜的步骤是在第二MOS晶体管的栅电极的表面和第一及第二接触垫片的表面被绝缘薄膜覆盖的状态下进行的。
根据本发明的上述构成，有可能解决象结处的漏电流增加和在位连接和电容连接处的接触电阻增加的问题。
通过下面结合附图的描述，本发明的上述和其他目的，优越性和特征将更加清晰，其中：
图1是本发明的半导体器件的一实例的截面示意图；
图2是本发明的半导体器件的另一实例的截面示意图；
图3是为描述相关技术的半导体器件的截面示意图；
图4A-4D是本发明的半导体器件的制造方法的一实例的前半部分的截面示意图；
图5A-5D是本发明的半导体器件的制造方法(图4)后半部分的截面示意图；
图6A-6D是本发明制造方法的另一实例的截面示意图；
图7A-7D是描述图3中的相关技术的半导体器件的制造方法的实例的截面示意图。
参照这些图，下面将描述本发明的实施例。
实施例1
如图1所示，在硅基片1上的逻辑电路部分A中，形成具有低浓度n型杂质扩散层24的LDD结构的n沟道MOS晶体管并用高浓度n型杂质扩散层8作为源漏区，以及具有低浓度p型杂质扩散层25的LDD结构的p沟道MOS晶体管并用高浓度p型杂质扩散层9作为源漏区。在存储单元部分B中，生长了一具有低浓度n型杂质扩散层4的存储单元晶体管。在n型扩散层4上，形成有接触垫片7以便填满存储单元晶体管的栅电极3之间的空间。接触垫片7是用含约1×1020/cm3磷的多晶硅生长的。在逻辑电路部分A中的杂质扩散层8和9上及存储单元部分B的接触垫片7上，分别生长了金属硅化物薄膜10-1,10-2和10-4。在存储单元部分B，位线12生长在夹层绝缘薄膜21上并且由下电极14，上电极15和电容绝缘薄膜18组成的电容生长在夹层绝缘薄膜22上。再者，位线12和电容下电极14通过位连接11和电容连接13和存储单元晶体管的源区、漏区分别相连。另外，生长一夹层绝缘薄膜23来覆盖电容，并且金属线16形成在夹层绝缘薄膜23上。
再者，为了位线12和杂质扩散层4之间以及电容的下电极14和杂质扩散层4之间的安全电连接，还备有接触垫片7。
如上所述，在该实施例中，金属硅化物薄膜10-4生长在存储单元晶体管的杂质扩散层4的接触垫片7上。换句话说，金属硅化物薄膜不直接和n型杂质扩散层4相连。因此，即使n型杂质扩散层4的杂质浓度比较低，也不会出现漏电流增大和位连接11、电容连接13之间的接触电阻增大的问题。
接下来，将描述如图1所示的这种半导体器件的制造方法。
如图4A所示，在硅基片1上生长元件绝缘氧化物薄膜2之后，对基片1进行热氧化生长栅绝缘薄膜。接着，导电薄膜(如多晶硅)和绝缘薄膜(如二氧化硅)被叠层，并且通过制作叠层薄膜的图形在上表面上生成具有绝缘薄膜5的栅电极3。
然后，用作存储单元晶体管的源漏的杂质扩散层4通过选择性地以大约(1～3)×1013/cm2剂量掺入像磷之类的n型杂质的离子在存储单元部分B上生长。与此同时，为了在逻辑电路部分A中的晶体管加入LDD结构，n型杂质也被掺入逻辑电路部分A中的n沟道晶体管的源漏的区域以形成低浓度杂质扩散层24。另外，在用作逻辑电路部分A中的p沟道晶体管的源漏的区域，通过选择性地掺入像硼一类的p型杂质的离子来生长低浓度p型杂质扩散层25。
接下来，如图4B所示，用作栅电极侧壁的二氧化硅一类的绝缘薄膜6生长在基片1的整个表面上。
接着，如图4C所示，为了通过仅仅允许存储单元部分B中的绝缘薄膜6被蚀刻而暴露杂质扩散层4，在逻辑电路部分A被掩膜的情况下，进行各向异性蚀刻。这样，侧壁分隔层薄膜6-2被生长在存储单元部分B中的存储单元晶体管的栅电极的侧壁上，同时绝缘薄膜6-1仍保留在逻辑电路部分A上。
接下来，如图4D所示，淀积多晶硅薄膜7-1。然后，如图5A所示，通过对多晶硅薄膜7-1制作图形形成接触垫片7。
接下来，如图5B所示，通过蚀刻逻辑电路部分A中的绝缘薄膜6-1，侧壁分隔层6-3生长在逻辑电路部分A中的栅电极的侧壁上，接着生长n型杂质扩散层8和p型杂质扩散层9。通过以8×1014～5×1015/cm2的剂量渗入离子(比如砷)，生长n型扩散层8，并且通过以8×1014～5×1015/cm2的剂量渗入离子(像氟化硼)，生成p型扩散层9。
再者，像钛、钨、钼或钴等金属薄膜通过溅蚀淀积，并且通过对金属薄膜进行热处理把金属硅化物薄膜10-1和10-4生长在逻辑电路部分A的杂质扩散层8和9，以及存储单元部分B的接触垫片7上。在这种情况下，通过用不腐蚀金属硅化物薄膜的溶液除去过剩的不和硅反应的金属薄膜和绝缘薄膜上的金属薄膜，通过自对准方式有可能形成金属硅化物薄膜10。在生长杂质扩散层8和9之后及在淀积金属薄膜之前，为恢复因离子注入引起的缺陷，在这里引入热处理。
然后，依次用BPSG生长夹层绝缘薄膜21，用掺杂多晶硅的杂质生长位连接11，用掺杂多晶硅的杂质生长位线12，生长夹层绝缘薄膜22，用掺杂多晶硅的杂质生长电容连接13，用掺杂多晶硅的杂质生长存储电容下电极14，用氮化硅薄膜生长电容绝缘薄膜18，用掺杂多晶硅的杂质生长存储电容上电极15，生长夹层绝缘薄膜23和铝金属线16，这样图5C中的逻辑电路部分A和存储单元部分B就完成了。
在这个实施例中，因为金属硅化物薄膜没有生长在存储单元晶体管的源漏杂质扩散层上，所以上面提到的效果可以实现。因此，具有上述效果的半导体器件也就可以实现。
然而，在该实施例1中，当增加集成度和减小存储单元晶体管的距离时，可能会出现接触垫片间的短路，这是因为金属硅化物薄膜10-4的桥是生长在邻近的接触垫片7上。
因此，下面将描述实施例2中能够解决此类问题的半导体器件。
实施例2
如图2所示，像图1中的实施例1一样，在逻辑电路部分A中的硅基片1上生长n沟道MOS晶体管和p沟道MOS晶体管。在存储单元部分B中，生长存储单元晶体管，并且在存储单元晶体管的n型杂质扩散层4上生长接触垫片7以便填满栅电极3间的空间。另外，金属硅化物薄膜10-1和10-2分别生长在逻辑电路部分A的杂质扩散层8和9上。在实施例2中，不同于实施例1，金属硅化物薄膜不生长在接触垫片7上，而是生长在像二氧化硅薄膜一类的绝缘薄膜17上，以便覆盖接触垫片和栅电极，并且位连接11和电容连接13是直接连接到接触垫片7上。
下面将描述图2中的这种半导体器件的制造方法。
如图6A所示，用实施例1中的图5A相同的步骤，在硅基片1上生长栅电极3，杂质扩散层4,24和25，接触垫片7生长在存储单元部分B上。绝缘薄膜6-1完整地留在逻辑电路部分A中。
接着，如图6B所示，如约30-100NM厚的二氧化硅薄膜之类的绝缘薄膜17淀积在整个表面上。
然后，如图6C所示，在存储单元部分B被掩膜的情况下，通过蚀刻绝缘薄膜17和绝缘薄膜6-1，绝缘侧壁薄膜6-3生长在逻辑电路部分A中的栅电极的侧壁上。再者，通过以8×1014～5×1015/cm2剂量选择性掺入离子(像砷)，生长n型杂质扩散层8，通过以8×1014～5×1015/cm2剂量选择性掺入离子(像氟化硼)，生长p型杂质扩散层9。
接着，通过溅蚀淀积像钛一类的金属，在杂质扩散层8和9上生长金属硅化物薄膜10-1和10-2，然后对金属薄膜进行热处理。在这种情况下，通过用不蚀刻金属硅化物薄膜的溶液除去一直和硅不反应的过剩金属薄膜以及绝缘薄膜上的金属薄膜，用自对准方法有可能生长金属硅化物薄膜10。在这种情况下，因为绝缘薄膜17-1覆盖了垫片，所以金属硅化物薄膜并不直接生长在存储单元部分B中的接触垫片7上。
为恢复因离子注入引起的晶体缺陷，在生长杂质扩散层8和9之后，在淀积金属薄膜之前，可以进行热处理。
接下来，如图6D所示，生长位连接11，位线12，电容连接13，存储电容下电极14，存储电容上电极15，金属线16等，这样逻辑电路部分A和DRAM的存储单元部分B就完成了。
根据本实施例，类似于实施例1，有可能防止出现漏电流增加和位连接11与电容连接13间的接触电阻增大的问题。再者，因为在存储单元部分B中，没有金属硅化物薄膜生长在接触垫片7上，所以由金属硅化物桥引起距离很近的邻近接触垫片的电短路的缺陷能够解决。
在本实施例中，作为一个例子，用多晶硅薄膜形成位连接11，位线12，电容连接13，电容下电极14和电容上电极15，但是用难熔金属(像钨)用作导电薄膜。在这种情况下，用高介电常数薄膜(像氧化钽)替代氮化物薄膜作为电容绝缘薄膜是比较好的。这种组成方式，在接触垫片7形成后，有可能降低用于活化接触垫片7的多晶硅薄膜的杂质及杂质扩散层8,9和4中的杂质的随后的热处理温度。
像上面详细描述的一样，根据本发明，逻辑电路部分A中硅化钛或其它硅化物的金属硅化物薄膜生长在晶体管的n型杂质扩散层和p型杂质扩散层上，以便降低杂质扩散层的电阻且器件的高速运作成为可能。再者，因为在存储单元部分B中没有金属硅化物薄膜生长在存储单元晶体管的相对低浓度n型杂质扩散层上，所以结处的漏电流能够被抑制得比较低且控制特性信息能够增强。
上述结构可以通过下面步骤得到，在存储单元部分B中生长接触垫片之后，生长金属硅化物薄膜，并且在逻辑电路部分A中，同时在接触垫片上生长金属硅化物薄膜和在杂质扩散层上生长金属硅化物薄膜。
再者，像实施例2一样，在存储单元部分B中在接触垫片上不生长金属硅化物薄膜，有可能防止出现当接触垫片彼此靠得比较近、间距较小时由金属硅化物薄膜桥引起的电短路的缺陷。
很明显，本发明不限于上述实施例，只要不超出本发明的范畴和精神，适当的修改是允许的。