具有凹陷浮动栅的闪速存储器器件及其制造方法.pdf

提供了一种闪速存储器器件及其制造方法。所述闪速存储器器件包括：有源区，所述有源区具有多个表面区和形成得低于表面区的多个凹陷区；隧道氧化物层，所述隧道氧化物层形成于凹陷区之上；多个凹陷浮动栅，所述多个凹陷浮动栅形成于隧道氧化物层之上以埋置于凹陷区中；形成于凹陷浮动栅之上的多个电介质层；以及电介质层之上的多个控制栅。

1.  一种闪速存储器器件，包括：
有源区，其具有多个表面区和形成得低于所述表面区的多个凹陷区；
隧道氧化物层，其形成于所述凹陷区之上；
多个凹陷浮动栅，其形成于所述隧道氧化物层之上并埋置于所述凹陷区中；
多个电介质层，其形成于所述凹陷浮动栅之上；以及
多个控制栅，其形成于所述电介质层之上。

2.  权利要求1的闪速存储器器件，进一步包括在垂直于所述控制栅的方向上设置的多个器件隔离层，以绝缘所述控制栅以下所述凹陷浮动栅之间的部分。

3.  权利要求2的闪速存储器器件，其中所述控制栅垂直于所述器件隔离层形成，以覆盖所述凹陷浮动栅和所述器件隔离层的上部。

4.  权利要求1的闪速存储器器件，其中所述凹陷浮动栅和所述控制栅包括多晶硅。

5.  权利要求1的闪速存储器器件，其中每个所述凹陷区的深度范围从约800到约1,500。

6.  一种用于制造闪速存储器器件的方法，包括：
形成多个器件隔离层，所述器件隔离层具有沟槽结构以及高于基片中有源区的表面的高度；
通过将所述器件隔离层之间的所述有源区中浮动栅将形成的区蚀刻至预定深度而形成多个凹陷图案；
在所述凹陷图案之上形成隧道氧化物层；
在所述隧道氧化物层之上形成埋置于所述凹陷图案中的多个凹陷浮动栅；以及
通过在垂直于所述器件隔离层的方向上堆叠多个电介质层和多个控制栅，形成多个堆叠结构，以覆盖所述凹陷浮动栅的上部。

7.  权利要求6的方法，其中所述多个凹陷图案的形成包括：
在所述器件隔离层之上形成光致抗蚀剂层；
对所述光致抗蚀剂层执行曝光工艺和显影工艺，以形成打开其中将形成所述浮动栅的部分的线型凹陷掩模；
通过使用所述凹陷掩模作为蚀刻掩模，蚀刻其中将形成所述浮动栅的所打开的部分，从而形成所述凹陷图案；以及
剥除所述凹陷掩模。

8.  权利要求7的方法，其中所打开的部分的蚀刻包括使用基于氟的气体作为蚀刻剂。

9.  权利要求8的方法，其中所述基于氟的气体包括从由CF₄气、C₂F₆气、C₄F₈气、C₅F₈气、C₅F₈气、CF₃H气、CF₂H₂气、CFH₃气、C₂HF₅气、NF₃气、SF₆气和CF₃Cl气组成的组中所选择的一个。

10.  权利要求9的方法，其中将H₂气和O₂气之一添加到所述基于氟的气体。

11.  权利要求7的方法，其中所打开的部分的蚀刻包括范围从约800到约1,500的蚀刻目标。

12.  权利要求6的方法，其中所述多个凹陷浮动栅的形成包括：
在所述隧道氧化物层之上形成传导层，直到所述凹陷图案被充满；以及
平坦化所述传导层，直到暴露了存在于除所述凹陷图案外的部分之上的所述隧道氧化物层，由此在所述凹陷图案内形成所述凹陷浮动栅。

13.  权利要求12的方法，其中所述传导层的形成包括沉积厚度范围从约1,000到约2,000的硅。

14.  权利要求13的方法，其中所述传导层的平坦化包括执行多晶硅化学机械抛光(CMP)工艺。

15.  权利要求14的方法，其中所述多晶硅CMP工艺使用具有对多晶硅相对氧化物层的高蚀刻选择性的浆。

16.  权利要求15的方法，其中所述浆具有对约200至约300份的多晶硅相对约1份的隧道氧化物层的蚀刻选择性。

17.  权利要求6的方法，其中所述多个器件隔离层的形成包括：
在所述基片之上形成沟槽掩模；
通过使用所述沟槽掩模为蚀刻掩模，蚀刻所述基片到预定厚度，由此形成限定所述有源区的多个沟槽；
在所述沟槽中形成用于器件隔离的间隙填充绝缘层；
平坦化所述间隙填充绝缘层，直到暴露所述沟槽掩模的表面为止；以及
去除所述沟槽掩模。

18.  权利要求17的方法，其中所述间隙填充绝缘层的平坦化包括顺序采用使用二氧化硅浆的第一CMP工艺和使用二氧化铈浆的第二CMP工艺。

19.  权利要求18的方法，其中所述沟槽掩模的形成包括顺序堆叠氧化物层和氮化物层。

20.  权利要求19的方法，其中所述沟槽掩模的去除包括：
去除平坦化所述间隙填充绝缘层后残存在所述沟槽掩模上部之上的间隙填充绝缘层；
剥除所述沟槽掩模的氮化物层；以及
剥除所述沟槽掩模的氧化物层。

21.  权利要求20的方法，其中将残存的间隙填充绝缘层浸入缓冲的氧化物蚀刻剂(BOE)中以便去除；通过使用磷酸(H₃PO₄)溶液来剥除所述氮化物层；以及通过使用氟化氢(HF)溶液来剥除所述氧化物层。

22.  权利要求6的方法，其中所述多个堆叠结构的形成包括：
在所述凹陷浮动栅之上形成电介质层；
在所述电介质层之上形成用于所述控制栅的传导层；
在用于所述控制栅的所述传导层之上形成氧氮化硅层；
在所述氧氮化硅层之上形成硬掩模氧化物层；
在所述硬掩模氧化物层之上形成控制栅掩模；
通过使用所述控制栅掩模作为蚀刻掩模，蚀刻所述硬掩模氧化物层、所述氧氮化硅层、用于所述控制栅的所述传导层及所述电介质层；以及
去除所述控制栅掩模。

23.  权利要求22的方法，其中用于所述控制栅的所述传导层的形成包括堆叠多晶硅和硅化钨。

具有凹陷浮动栅的闪速存储器器件及其制造方法
技术领域
本发明涉及用于制造半导体器件的方法，而更为具体地，本发明涉及闪速存储器器件及其制造方法。
背景技术
最近，对存储器器件的高度集成技术的研究相当活跃以开发能够存储、编程及擦除大量数据的高容量的存储器器件。
如果针对高度集成减少设计规则，则需减少栅长度。因此，当执行能够控制阈值电压的阈值电压调整离子植入时增加了掺杂浓度。
典型地，如果增加植入基片内的掺杂浓度，则源/漏之间的电场和结泄漏电流增加，并产生短沟道效应如漏感应势垒降低(DIBL)现象。防止短沟道效应产生的基本方法是减少基片的掺杂浓度或增加有效栅长度。
图1是图示典型闪速存储器器件的顶视图。图2A和图2B是图示分别沿图1的线I-I′和图1的线II-II′切割的截面视图。
如图1所示，多个器件隔离层12设置在基片11上，在同一方向以预定距离间隔开。在垂直于器件隔离层12的方向上形成多个控制栅CG16，所述多个控制栅CG16覆盖多个浮动栅FG14，所述多个浮动栅FG14形成于器件隔离层12之间的有源区11A中。在此，控制栅CG15实际上在垂直于器件隔离层12的方向上设置，而浮动栅FG14仅形成于控制栅CG16和有源区11A之间的交叉点中。
参考图2A和图2B来考察浮动栅FG14，具有沟槽结构的多个器件隔离层12以预定距离形成于基片11中。这时，有源区11A形成于器件隔离层12之间，而器件隔离层12具有高于有源区11A的高度。
通过堆叠隧道氧化物层13和浮动栅14而形成的多个堆叠结构在有源区11A上形成。多个氧化物/氮化物/氧化物(ONO)层15形成于包括浮动栅FG14的整个表面之上，且多个控制栅CG16形成于ONO层15之上。这时，控制栅CG16覆盖浮动栅14，并以覆盖器件隔离层12的线的形状设置。
至于传统的闪速存储器器件，以浮动栅和控制栅形成的栅线形成于平坦的有源区之上。因而，传统的闪速存储器器件是平面型结构。
然而，在传统的平面栅结构中，有效栅长度由浮动栅的线宽决定，因而有效栅长度很短。因此增加了短沟道效应(SCE)，因而难于制备高度集成的NAND闪速存储器器件。
发明内容
因此，本发明的一个目的是提供闪速存储器器件及其制造方法，所述闪速存储器器件在器件已集成时能够防止基片的掺杂浓度增加，并能够通过增加有效栅长度来确保所述器件的电特性。
根据本发明的一个方面，提供有一种闪速存储器器件，包括：有源区，所述有源区具有多个表面区和形成得低于表面区的多个凹陷区；隧道氧化物层，所述隧道氧化物层形成于凹陷区之上；多个凹陷浮动栅，所述多个凹陷浮动栅形成于隧道氧化物层之上以埋置于凹陷区中；形成于凹陷浮动栅之上的多个电介质层；以及电介质层之上的多个控制栅。
根据本发明的另一方面，提供有一种制造闪速存储器器件的方法，包括：形成多个器件隔离层，所述器件隔离层具有沟槽结构及高于基片中有源区的表面的高度；通过将器件隔离层之间的有源区中浮动栅将形成的区蚀刻至预定深度而形成多个凹陷图案；在凹陷图案之上形成隧道氧化物层；在隧道氧化物层之上形成埋置于凹陷图案中的多个凹陷浮动栅；以及通过在垂直于器件隔离层的方向上堆叠多个电介质层和多个控制栅，形成多个堆叠结构，以覆盖凹陷浮动栅的上部。
附图说明
参考以下结合附图给出的对优选实施例的描述，本发明的上述及其它目的和特征可得到更完全地理解，在附图中：
图1是图示典型闪速存储器器件的顶视图；
图2A和图2B是图示分别沿图1的线I-I′和线II-II′切割的截面图；
图3是图示根据本发明一特定实施例的闪速存储器器件的顶视图；
图4A和图4B是图示分别沿图3的线I-I′和线II-II′切割的截面图；以及
图5A到图5H是图示根据本发明一特定实施例的用于制造闪速存储器器件的方法的截面图。
具体实施方式
在下文中，将参考附图提供对本发明的某些实施例的详细描述。
图3是图示根据本发明的特定实施例的闪速存储器器件的顶视图。图4A和图4B是图示分别沿图3的线I-I′和线II-II′切割的截面图。
如图3所示，多个器件隔离层27形成于基片21上，在同一方向以预定距离间隔开。多个凹陷浮动栅RFG 31A形成于凹陷图案中，所述凹陷图案提供在器件隔离层27之间的有源区21A中。覆盖凹陷浮动栅RFG31A的多个控制栅CG26在垂直于器件隔离层27的方向上设置。
参考图4A和图4B来考察凹陷浮动栅RFG31A，具有沟槽结构的多个器件隔离层27形成于基片21中，以预定距离间隔开。这时，有源区21A在器件隔离层27之间形成，并且每一器件隔离层27是以高于有源区21A的表面的高度形成的。
有源区21A具有多个凹陷图案29B。多个堆叠结构形成于凹陷图案29B内，所述堆叠结构每个是通过堆叠隧道氧化物层30和凹陷浮动栅RFG31A而形成的。在此，凹陷浮动栅RFG 31A的表面与器件隔离层27的表面相同，所述器件隔离层27绝缘凹陷浮动栅RFG31A之间的部分。凹陷浮动栅RFG31A以多晶硅形成。凹陷图案29B在到控制栅CG的长度方向(longitudinal direction)上通过器件隔离层27相互绝缘，并在到有源区21A的长度方向通过有源区21A相互隔离。
氧化物/氮化物/氧化物(ONO)层32、第二多晶硅层33、硅化钨层34、氧氮化硅层35以及硬掩模氧化物层36顺序堆叠在每个凹陷浮动栅RFG31A之上。在此，每个控制栅CG通过堆叠第二多晶硅层33和硅化钨层34而形成。
如图3、4A和4B所示，浮动栅FG形成于凹陷浮动栅RFG 31A中，凹陷浮动栅RFG31A埋置于凹陷图案29B中。因而，由每个凹陷浮动栅31A所限定的有效栅长度变成CH2。在此，CH2比传统的平面型结构的有效栅长度长单个凹陷图案29B的深度，即实际上两倍于单个凹陷图案29B的深度。就是说，增加有效栅长度而不增加基片的掺杂浓度是可能的。
图5A到图5H是图示根据本发明一特定实施例的用于制造存储器器件的方法的截面图。在图5A到图5H中，位于左侧的图是图示沿图3的线I-I′切割的截面图，而位于右侧的图是图示沿图3的线II-II′切割的截面图。
如图5A所示，图案化的阈值电压(Vt)屏蔽氧化物层22、图案化的ISO氮化物层23、图案化的ISO氧化物层24以及图案化的ISO硬掩模25顺序堆叠在图案化的基片21之上。
尽管未示出，在下文中解释了形成图案化的阈值电压(Vt)屏蔽氧化物层22、图案化的ISO氮化物层23、图案化的ISO氧化物层24以及图案化的ISO硬掩模25和图案化的基片21的工艺。
Vt屏蔽氧化物层、ISO氮化物层、ISO氧化物层及ISO硬掩模顺序沉积在基片之上以执行浅沟槽隔离(STI)工艺。在此，基片以单元阵列区和周边区限定。
Vt屏蔽氧化物层被沉积以用作热氧化物层，在约900℃的温度和氧化物气氛下在扩散炉中，其厚度范围从约50到约100。
ISO氮化物层以如下条件沉积：以约500的厚度，在约760℃的温度下，并通过约50cc的氮(N₂)、约90cc的二氯甲硅烷(SiH₂Cl₂)和约90cc的氨(NH₃)流动的约0.35torr的压力供给。
ISO氧化物层和ISO硬掩模二者以约300的厚度形成。ISO硬掩模通过使用氧氮化硅(SiON)形成。
接着，通过使用ISO掩模(未示出)使ISO硬掩模图案化，然后剥除ISO掩模。在此，图案化的ISO硬掩模以参考数字25表示。通过使用图案化的ISO硬掩模25作为蚀刻掩模，顺序蚀刻ISO氧化物层、ISO氮化物层及Vt屏蔽氧化物层。在此，图案化的ISO氧化物层、图案化的ISO氮化物层及图案化的Vt屏蔽氧化物层分别用参考数字24、23和22表示。
接着，蚀刻Vt屏蔽氧化物层后所暴露的基片被蚀刻到预定深度。在此，图案化的基片表示为参考数字21。然后，形成用于器件隔离的多个沟槽26，并且除沟槽26以外的部分被定义为有源区21A。这时，形成大约2,000深度的沟槽26。通过使用干蚀刻工艺原位(in-situ)执行ISO硬掩模到基片的蚀刻工艺。在用于形成沟槽26的蚀刻工艺中使用的蚀刻剂包括基于氟的气体，所述基于氟的气体是从由四氟甲烷(CF₄)、六氟乙烷(C₂F₆)、八氟环丁烷(C₄F₈)、六氟丁二烯(C₄F₆)、八氟环戊烯(C₅F₈)、三氟甲烷(CF₃H)、氟氢化碳(CF₂H₂)、甲基氟(CFH₃)、五氟乙烷(C₂HF₅)、三氟化氮(NF₃)、六氟化硫(SF₆)和CF₃Cl组成的组中选择的。蚀刻剂的气体添加剂是氢(H₂)和氧(O₂)之一。
如图5B所示，沉积间隙填充层27直到沟槽26被充满。间隙填充层27以高密度等离子体氧化物层形成。这时，间隙填充绝缘层27的沉积厚度应被优化以隔离单元区和周边区，而不会在随后的化学机械抛光(CMP)工艺期间产生碟形现象或腐蚀。例如，间隙填充层27的沉积厚度范围从大约5,000到大约8,000。同时，沉积了由高密度等离子体氧化物层组成的间隙填充绝缘层27后，在1,050℃的温度在氮气氛下执行退火大约30分钟，而层的质量因此变得致密。
通过使用二氧化硅浆(silica slurry)来执行第一CMP工艺，以去除有源区21A之上的高的高度差。通过使用二氧化铈浆(ceria slurry)执行第二CMP工艺。因此，改善了单元阵列区和周边区中间隙填充绝缘层27的均匀性，并且间隙填充绝缘层27相互隔离。
在CMP工艺过程中，二氧化铈浆具有对以氮化硅层形成的图案化的ISO氮化物层23相对间隙填充绝缘层27的高抛光选择性，所述间隙填充绝缘层27以高密度等离子体氧化物层形成。然而，二氧化铈浆的高度去除能力低于二氧化硅浆。因此，使用二氧化铈浆去除高度差前，预先使间隙填充绝缘层27的预定部分平坦化。然后，使用具有高选择性浆(HSS)的二氧化铈浆使间隙填充绝缘层27相互隔离。
在执行两次的CMP工艺期间，图案化的ISO层23用作抛光停止层。因此，在CMP工艺期间，抛光了间隙填充绝缘层27、图案化的ISO硬掩模25和图案化的ISO氧化物层24。
在下文中，隔离的间隙填充绝缘层27称为器件隔离层27。每个器件隔离层27的表面都比有源区21A的高。
如图5C所示，平坦化器件隔离层27后所残存的图案化的ISO层23和图案化的Vt氧化物层22被剥除。
在此，在剥除图案化的ISO氮化物层23之前，图案化的ISO氮化物层23被浸入缓冲的氧化物蚀刻剂(BOE)溶液中以去除可能残存在图案化的ISO氮化物层23之上的器件隔离层27，然后，使用磷酸(H₃PO₄)溶液来剥除。之后，使用氟化氢(HF)溶液剥除图案化的Vt屏蔽氧化物层22。这时，可控制剥除时间以防止在器件隔离层27和有源区21A的顶角之间的边界区周围产生沟。
剥除工艺后，器件隔离层27形成将有源区21A的部分绝缘的类型，并且所形成的器件隔离层27比有源区21A高。
如图5D所示，光致抗蚀剂层在括器件隔离层27的结果的结构的整个表面之上形成。通过执行曝光工艺和显影工艺，使光致抗蚀剂层图案化，从而形成凹陷掩模28。这时，凹陷掩模28可形成为用来使随后的控制栅图案化的控制栅掩模的反掩模(reverse mask)。也就是说，反掩模暴露被控制栅掩模覆盖的栅材料，并覆盖被蚀刻的部分。典型地，蚀刻工艺后，由控制栅掩模覆盖的部分变成控制栅。
因此，凹陷掩模28有一个开口，所述开口打开器件隔离层27和有源区21A的上部，所述器件隔离层27在垂直于控制栅的方向上设置。例如，凹陷掩模28的开口在垂直于器件隔离层27的方向上设置，所述器件隔离层27设置在与凹陷掩模28的开口的同一方向上。
如图5E所示，通过蚀刻有源区21A的预定部分，形成多个凹陷图案29B。这时，通过使用在垂直于器件隔离层27的方向上形成的凹陷掩模28，有源区21A凹陷至预定深度。
因此，有源区21A分类成多个表面区29A以及低于凹陷区21A的多个凹陷图案29B。更详细地，有源区21A的预定部分凹陷为具有预定距离，由此形成凹陷图案29B以及凹陷图案29B之间的表面区29A。凹陷图案29B在形成控制栅的方向由器件隔离层27绝缘。同样，因为凹陷图案29B在有源区21A的方向由每个表面区29A相互隔离，所以凹陷图案29B有隔离的结构。
在蚀刻工艺中，形成凹陷图案29B的最重要的因素是蚀刻轮廓。单个凹陷图案29B的深度应当均匀，并且不应该在单个凹陷图案29B的轮廓的内边缘产生角。
例如，在用于形成凹陷图案29B的蚀刻工艺中使用的蚀刻剂包括从由CF₄气、C₂F₆气、C₄F₈气、C₄F₆气、C₅F₈气、CF₃H气、CF₂H₂气、CFH₃气、C₂HF₅气、NF₃气、SF₆气和CF₃Cl气组成的组中选择的气体。同样，蚀刻剂的气体添加剂使用H₂气或O₂气。蚀刻目标，也就是要蚀刻的深度，范围从大约800到大约1,500。如果以上述条件执行蚀刻工艺，则不会产生角。
如图5F所示，凹陷掩模28被剥除。
在表面区29A和凹陷图案29B之上形成隧道氧化物层30，然后，在隧道氧化物层30之上形成第一多晶硅层31。这时，所形成的隧道氧化物层的厚度范围从大约50到大约100。考虑到将在随后的CMP工艺期间去除的深度，第一多晶硅层31的厚度范围从大约1,000到大约2,000。
如图5G所示，通过执行多晶硅CMP工艺而使第一多晶硅层31平坦化以形成由第一多晶硅组成的多个浮动栅31A。这时，浮动栅31A由器件隔离层27相互隔离。
用于多晶硅CMP工艺的浆对多晶硅相对隧道氧化物层30具有很高的选择性。隧道氧化物层30用作CMP阻挡，因而图案化的基片21未被侵袭，而碟形现象-即大约50的厚度的碟形现象-在浮动栅31A的上部最小化。
上述浆具有对约200份的多晶硅-即约200份至约300份的多晶硅-相对约1份的隧道氧化物层的很高的蚀刻选择性。具有很高蚀刻选择性比率的所述浆具有对约200份的多晶硅相对约1份的用作器件隔离层27的高密度等离子体氧化物层的蚀刻选择性。
如上所述，浮动栅31A埋置于凹陷图案29B中。因此，在下文中，浮动栅31A称为凹陷浮动栅31A。
如图5H所示，在凹陷浮动栅31A之上形成图案化的硬掩模氧化物层36、图案化的氧氮化硅层35、图案化的硅化钨层34、图案化的第二多晶硅层33和图案化的氧化物/氮化物/氧化物(ONO)层32。尽管未示出，在下文解释形成图案化的硬掩模氧化物层36、图案化的氧氮化硅层35、图案化的硅化钨层34、图案化的第二多晶硅层33和图案化的ONO层32的工艺。ONO层、第二多晶硅层、硅化钨层、氧氮化硅层和硬掩模氧化物层顺序形成在包括凹陷浮动栅31A的结果的结构的整个表面之上。在此，当形成ONO层时，氧(O)以范围从大约30到大约50的厚度被沉积；氮(N)以范围从大约30到大约50的厚度被沉积；并且氧(O)以范围从大约50到大约70的厚度被沉积。第二多晶硅层以大约2,000的厚度被沉积，而硅化钨层以范围从大约1,000到大约1,500的厚度被沉积。氧氮化硅层以范围从大约200到大约300的厚度被沉积，而硬掩模氧化物层以范围从大约1,500到大约2,000的厚度被沉积。
接着，通过使用控制栅掩模(未示出)执行蚀刻工艺，蚀刻硬掩模层、氧氮化硅层、硅化钨层、第二多晶硅层和ONO层。在此，图案化的硬掩模层、图案化的氧氮化硅层、图案化的硅化钨层、图案化的第二多晶硅层和图案化的ONO层分别以参考数字36、35、34、33和32表示。通过堆叠图案化的第二多晶硅层33和图案化的硅化钨层34形成了多个控制栅CG。
根据本发明，在形成闪速存储器器件期间，浮动栅形成为埋置于凹陷图案29B中的凹陷浮动栅31A，且因而，由每个凹陷浮动栅31A限定的有效栅长度变成CH2。在此，CH2比平面型栅结构的有效栅长度长单个凹陷图案29B的深度，即是单个凹陷图案29B的深度的两倍。
根据本发明，如果使用凹陷图案-即凹陷沟道-来制造大约亚60nm尺寸的闪速存储器器件，增加有效栅长度是可能的。因此，可改善器件的电特性而不用增加基片的掺杂浓度。
本申请包括涉及2005年11月30日提交于韩国专利局的韩国专利申请No.KR 2005-0115670的主题，其全部内容通过引用在此引入。
尽管已关于某些优选实施例描述了本发明，但是对本领域的技术人员来说显而易见的是，在本发明中可进行各种变化和修改而不背离如所附权利要求所限定的本发明的精神或范围。