实现帕斯卡三角形数值运算的装置 一、技术领域：
本发明是一种实现N-数字小数分频输出的相位补偿和减小相位抖动的帕斯卡(Pascal)三角形数值运算电路。
二、背景技术：
半导体技术的日益成熟和数字通信的需要，推动了数字锁相环技术的逐渐成熟，但人们对锁相频率的要求越来越高，即要求有快速的捕捉功能、较高的鉴相频率，同时有要求超细的分辨率，良好的信噪比(S/N)和较小的相位抖动。对单环频率合成器而言，如果仍采用整数分频器已不能满足应用地需要。近年来人们对单环合成器普遍采用N-数字小数分频器，根据系统环路的要求采用不同的N位小数(目前技术以达48位)，保证N-数字小数系统达到了很精细的频率分辨率，同时通过控制分频器的分频比保持相位检波器的高工作频率。频率分辨率的改善是要付出一定代价的，控制分频比必然会在输出产生相位扰动。
根据帕斯卡(Pascal)三角形数值运算结果对分频比进行调整，可以很好实现N-数字小数分频输出的相位补偿和减小相位抖动。控制分频比N，实现减小输出剩余的相位抖动，(U.s.Patent sep.2，1986 4609881)
帕斯卡(Pascal)三角形数值，即(a-b)n展开项系数，是一个经典的数学问题，然而它在通信，频率补偿，半导体器件版图布局布线的优化等好多方面都得到广泛的应用。目前实现帕斯卡(Pascal)三角形数值运算现有的技术要么用编程查表实现，要么用串行的电路来实现。编程查表方法需要使用CPU，在N-小数分频电路中不实用。串行电路虽然速度有所提高，但是还不能满足小数分频电路的快速响应，并且串行电路很复杂，占用很大面积，增加产品的成本。不能很好实现N-数字小数分频输出的相位补偿和减小相位抖动。
三、发明内容：
(1)发明目的
本发明的发明目的是提供一种简单、并行、快速、易集成、低成本、能实现对N-数字小数分频输出的相位补偿和减小相位抖动的实现帕斯卡三角形数值运算的装置。
(2)技术方案
本发明的实现帕斯卡三角形数值运算的装置，由多级累加器相串联组成，完成多级累加器溢出为输入的快速帕斯卡三角形(Pascal)数值运算。其中每一级累加器由延时器、补码器、全加器所组成，延时器的输入端接前一级累加器的输出端，延时器的输出端接全加器和补码器的输入端，全加器的输入端还分别与补码器、前一级累加器的输出端OUTn+1、本级的信号输入端INn相接；延时器由D触发器构成，补码器由或门和异或门，全加器由全加器电路构成，延时器的输入端即D触发器的输入端接前一级全加器电路的输出端，D触发器的输出端与本级全加器电路的输入端和本级补码器的或门、异或门的输入端相接，与门H和两个两输入异或门、两个三输入异或门构成末端辅助电路，输出数值符号端为“CH”。
在N-数字小数分频器电路中，一个累加器就是一个数字积分器，可用(1-Z-1)表示。当多个累加器级联时，即可表示为(1-Z-1)n，而将(1-Z-1)n展开，其系数取模即构成如图三所示序列。在N-数字小数分频器电路中，通过对不同累加器溢出的状态，按不同的时间顺序，根据图三所示帕斯卡(Pascal)三角形数值进行计算，计算结果对分频比进行调整，就可以很好实现N-数字小数分频输出的相位补偿和减少相位抖动。
(3)技术效果
不同级累加器构成的电路溢出，经过帕斯卡(Pascal)三角形数值进行计算，计算结果对分频比进行调整以及改善对相位抖动的影响。累加器的不断溢出互相叠加，相位修正在该周期内更早，更经常发生，最后使相位误差得到更好的抵消。
实现N-数字小数分频器输出获得良好的相位补偿和较好的频率分辨率关键是如何把图三所示帕斯卡(Pascal)三角形所示的数值，按不同的溢出状态，根据不同的时序周期，快速准确的将修正值计算出来，使分频器的分频比及时得到修正。
实现帕斯卡(Pascal)三角形数值计算，现有的技术用编程、串行电路完成。编程方法在N-数字小数分频器中不实用。而串行电路工作模式，因帕斯卡(Pascal)三角形数值中有正、负数值，运算结果带符号，所以电路结构较复杂，响应缓慢，对数字累加器溢出不能快速得到相应的修正值，便得整个电路的相位补偿迟后。
另外，本发明还具有以下特点：
1、采用并行处理方式，当输入发生变化时，输出能快速准确反映。
2、快速计算电路结构简单，对正、负数值运算，直接揉合在一起，一次完成而不须进行符号位操作，运算快捷。
3、能将前一个周期溢出状态通过延迟单元记忆下来，在后一个周期参与运算不会发生溢出状态丢失现象，安全可靠。
四、附图说明：
图一、实现帕斯卡(Pascal)三角形数值运算装置框图。其中有延时器A、补码器B、全加器C。
图二、控制分频比N，实现减小剩余的相位抖动工作框图。
图三、帕斯卡(Pascal)三角形数值对累加器溢出控制系数。
图四、分频比调整对相位抖动的影响。
图五、完成四级帕斯卡(Pascal)三角形数值计算电路。其中有D触发器D、全加器电路G、或门E、异或门F、与门H。
图六、四级帕斯卡(pascal)三角形数值模拟计算结果
五、具体实施方式
本发明的全部电路可设计集成在一块集成电路上作为一个电路模块。也可以用分立元件组成，如：
D触发器D：型号为CD4076； 或门E：型号为CD4071；
异或门F：型号为CD4070； 全加器电路G：型号为CD4008；
与门H：型号为CD4081；
实现帕斯卡(Pascal)三角形数值运算的装置，由多级累加器相串联组成，完成多级累加器溢出为输入的快速帕斯卡(Pascal)三角形数值运算。其中每一级累加器由延时器A、补码器B、全加器C所组成，延时器A的输入端接前一级累加器的输出端，延时器A的输出端接全加器C的输入端，全加器C的输入端还分别与补码器B、前一级累加器的输出端OUTn+1、本级的信号输入端INn相接。延时器A由D触发器D构成，补码器B由或门E和异或门F，全加器C由全加器电路G构成，延时器A的输入端即D触发器D的输入端接前一级全加器电路G的输出端，D触发器D的输出端与本级全加器电路G的输入端和本级补码器B的或门、异或门的输入端相接。与门H和两个两输入异或门(电路中等效为三输入异或门)、两个三输入异或门构成末端辅助电路，输出正、负数值的符号端为“CH”。
本发明构成一个四级的完成帕斯卡(Pascal)三角形数值运算电路见图五。对电路图五做如下说明：其中CP是时钟信号，IN1、IN2、IN3、IN4分别对应于帕斯卡(pascal)三角形数值的前4行(对应的累加器有溢出时为“1”)，CL是清零信号，在电路工作之前将触发器清零，防止输出出现不定态。D0、D1、D2、D3是从低到高的四位输出，表示将累加器的溢出状态按帕斯卡(Pascal)三角形数值根据不同时序周期运算后参与修正分频器分频比N的数值。CH是符号位“0”表示输出D0～D3为正值，“1”表示输出D0～D3为负值。模拟结果如图六所示。