静电放电保护电路 【技术领域】
本发明有关一种静电放电(ESD)保护元件的一晶体管结构，尤其是一种具有改良性能的ESD保护元件。
背景技术
金属氧化物半导体(MOS)集成电路(IC)是通过一MOS晶体管的栅极接收输入信号。倘若施加栅极端一高电压输入信号，则栅极氧化层将因无法抵抗该高电压而破坏。当由人或机器运送半导体元件时可能产生高于正常的输入电压。然而，非正常的高电压的来源相当多。比如电荷可通过表面之间的摩擦或自塑胶包装取出一IC时产生。静电的范围可由数百伏特至数千伏特。倘若这类高电压施加于一IC封装的接脚时，可能破坏该封装内的一晶体管的栅极氧化层电压而造成该晶体管不动作。结果，整个IC将不动作。
为防止这种对MOS晶体管的伤害，将连接多个保护电路至一IC封装的接脚。这类保护电路典型地连接于每一输入/输出(I/O)垫与该集成电路之间。这些保护电路系设计成在施加该I/O垫一高电压时导通。因此，这些保护电路提供至比如为大地的一电气路径以使该高电压安全地放电。
当半导体IC的特征尺寸缩小至次微米水准时，制作高速IC的设计规则是使用自我定位的金属硅化物(自行对准硅化物)制作来制作MOS晶体管组件。其目的是有效地降低源极/漏极区中的薄层电阻而使制造出的MOS晶体管以较高速度操作。然而，使用自行对准硅化物作为高速电路时将不易对这些IC元件中的这类电路保持适当地ESD保护。倘若也使用相同的自行对准硅化物制造技术来实施ESD保护电路，则作为ESD保护电路的N+扩散区中的薄层电阻将自传统上可有效保护的每平方大约60欧姆至大约每平方2至3欧姆。
图1是复制美国专利第5,742,083号的图4，其显示一ESD保护电路的布局。图1中显示的ESD保护电路包括一MOS晶体管，其包括隔离氧化物的岛状物40a至40g是自晶体管漏极侧的一漏极扩散区42延伸至源极侧，隔离氧化物的岛状物40a至40g是通过一细长条型栅极结构41下方，一金属化覆盖物经由接触开口43a至43g而连接至该漏极扩散区。岛状物40a至40g可将漏极扩散区42分割成分段的区域42a至42g，且电流是在一ESD事件期间通过该漏极扩散区。这种配置可在一ESD事件期间部分地分布电流而改良ESD保护。
尽管图1中的配置已提供ESD保护部分改良，然而仍需更进一步改良之。
【发明内容】
由此，本发明的目的是提供一ESD保护元件，其可大致消除因相关技术的限制与缺点所造成的一个或更多问题。
为实现本发明目的，提供一种静电放电元件，包括：一基底；一第一扩散区，形成于该基底中；一第二扩散区，形成于该基底中、与该第一扩散区邻近且间隔；多个接触点，形成与该第一扩散区的一导电连接；一通道，形成于该第一与第二扩散区间的一第三区域中；及一细长形分流器，延伸于该通道与这些接触点的一区域之间。
还依据本发明，提供一种静电放电保护元件，包括：一基底；一第一扩散区，形成于该基底中；一第二扩散区，通过与该第一扩散区呈一相间隔的关系而形成；一第三扩散区，形成于该基底中介于该第一与第二扩散区之间且与该两区域间隔；一第一栅极，覆盖介于该第一与第三扩散区之间的一区域；一第二栅极，覆盖介于该第二与第三扩散区之间的一区域；多个接触点，形成与该第三扩散区的一导电连接；一第一细长形分流器，延伸于该第一栅极与这些接触点的一区域之间；一第二细长形分流器，延伸于该第二栅极与这些接触点的该一区域之间。
进一步依据本发明，提供一种静电放电保护元件，包括：一基底；一第一扩散区，形成于该基底中；一第二扩散区，形成于该基底中、与该第一扩散区邻近且间隔；多个接触点，形成与该第一扩散区的一导电连接；一通道，形成于该第一与第二扩散区间之一第三区域中；一第一细长形分流器，延伸于该通道与这些接触点的一区域之间；及一第二细长形分流器，邻近该第一分流器且延伸于该通道与这些接触点的该一区域之间。
另依据本发明，提供一种静电放电保护元件，包括：一基底；一第一扩散区，形成于该基底中；一第二扩散区，通过与该第一扩散区呈一相间隔的关系而形成；一第三扩散区，形成于该基底中介于该第一与第二扩散区之间且与该两区域间隔；一第一栅极，覆盖介于该第一与第三扩散区之间的一区域；一第二栅极，覆盖介于该第二与第三扩散区之间的一区域；多个接触点，形成与该第三扩散区的一导电连接；多个相邻的第一细长形分流器，延伸于该第一栅极与这些接触点的一区域之间；及多个相邻的第二细长形分流器，延伸于该第二栅极与这些接触点的该一区域之间。
进一步依据本发明，提供一种静电放电保护元件，包括：一基底；一第一扩散区，形成于该基底中；一第二扩散区，形成于该基底中、与该第一扩散区邻近且间隔；多个接触点，形成与该第一扩散区之一导电连接；一通道，形成于该第一与第二扩散区间的一第三区域中；及多个分流器区段，形成于该第一扩散区内，且每一这些区段形成为至少两不同外形、两不同尺寸、两不同方向、或两不同间距中的至少一种。
另依据本发明，提供一种静电放电保护元件，包括：一基底；一第一扩散区，形成于该基底中；一第二扩散区，形成于该基底中、与该第一扩散区邻近且间隔；多个接触点，与该第一扩散区形成导电连接；一通道，形成于该第一与第二扩散区间之一第三区域中；及多个小型分流器区段，形成于该第一扩散区内，且以均匀与不均匀地两者之一分布于其中。
也依据本发明，提供一种静电放电保护元件，包括：一基底；一第一扩散区，形成于该基底中；一第二扩散区，形成于该基底中、与该第一扩散区邻近且间隔；多个接触点，与该第一扩散区形成导电连接；一通道，形成于该第一与第二扩散区间的一第三区域中；及多个分流器区段，形成于该第一扩散区内，且不均匀地分布于其中。
进一步依据本发明，提供一种形成一静电放电保护元件的方法，其步骤包括：形成一基底；形成一形成于该基底中的第一扩散区；形成一形成于该基底中、与该第一扩散区邻近且间隔的第二扩散区；形成多个与该第一扩散区形成一导电连接的接触点；形成一形成于该第一与第二扩散区间的一第三区域中的通道；及形成一延伸于该通道与这些接触点一区域之间的细长形分流器。
为提供对本发明作更进一步地了解，下面将结合附图对本发明的具体实施例进行详细说明。
【附图说明】
图1显示一现有技术ESD保护元件的一部分；
图2A至图2D显示依据本发明一第一具体实施例构成的一ESD保护元件；
图3A及图3B显示一ESD保护元件，其代表图2A至图2D中所显示的元件的一替代结构；
图4A及图4B显示一ESD保护元件，其代表图2A至图2D中所显示的元件的另一替代结构；
图4C及图4D显示一ESD保护元件，其代表图2A至图2D中所显示的元件的另一替代结构；
图5显示一ESD保护元件，其代表图2A至图2D中所显示的元件的又一替代结构；
图6是配置为一GGNMOS的一ESD保护元件的一平面视图；
图7A及图7B显示依据本发明一第二具体实施例构成的一ESD保护元件，且图7C显示该元件的一替代结构的一平面视图；
图8A至图8C显示依据本发明一第三具体实施例构成的一ESD保护元件；
图9显示一ESD保护元件的一平面视图，其代表图8A至图8C中所显示的元件的一替代结构；
图10A至图10C显示依据本发明一第四具体实施例构成的一ESD保护元件；
图11A至图11D显示依据本发明一第五具体实施例构成的一ESD保护元件；
图12A至图12C显示依据本发明一第六具体实施例构成一ESD保护元件；
图13显示依据本发明一第七具体实施例构成的一ESD保护元件；
图14显示依据本发明一第八具体实施例构成的一ESD保护元件；
图15显示依据本发明一第九具体实施例构成的一ESD保护元件；
图16显示依据本发明一第十具体实施例构成的一ESD保护元件；
图17显示依据本发明一第十一具体实施例构成一ESD保护元件；
图18显示依据本发明一第十二具体实施例构成的一ESD保护元件；
图19显示依据本发明一第十三具体实施例构成的一ESD保护元件；
图20显示依据本发明一第十四具体实施例构成的一ESD保护元件；
图21显示依据本发明一第十五具体实施例构成的一ESD保护元件；
图22显示依据本发明一第十六具体实施例构成的一ESD保护元件；
图23显示依据本发明一第十七具体实施例构成的一ESD保护元件；
图24显示依据本发明一第十八具体实施例构成的一ESD保护元件；
图25显示一ESD保护元件，其代表图24中所显示的元件的一替代结构；
图26显示一ESD保护元件，其代表图24中所显示的元件的另一替代结构。
【具体实施方式】
符合本发明的具体实施例包括一MOSFET ESD保护元件，其包括分流器结构，是在一ESD事件期间至少部分地分割流经一漏极区的电流。该分流器结构也增加电流流动路径的阻抗。在该ESD事件期间内，由已分割的电流流动(current flaw)以及增加的阻抗造成的一更均匀分布的电流流动将使ESD元件提供改良的ESD电压容许度。
本说明中，相似的特征将给定相同参考标号。
图2A至图2D显示依据本发明一第一具体实施例的保护元件200。图2B、图2C与图2D分别显示出，指示元件200上视图的图2A中的剖面2B-2B、2C-2C与2D-2D。元件200形成于通过一环绕隔离氧化物(如由LOCOS所形成场氧化物或浅沟渠隔绝物)所限定的一主动区201内。元件200可形成于一p井或p型硅基底202中且通过隔离氧化物区204及n井区206而与相邻元件绝缘。一N+源极区208及一N+漏极区210形成于基底202中。一细长形多晶硅栅极212设于一薄栅极氧化物214上方介于区域208与210之间。一通道216设于栅极212及氧化物214下方。氧化间隔物215形成于栅极212旁侧。金属总线层218覆盖于源极扩散区208且通过源极接触点220连接于该处。一金属总线层222覆盖漏极扩散区210且通过接触点224连接于该处。该222是元件200的一阳极。区域208与210的连接大致地显示于图2B及图2C中。该源极及漏极区通常是通过冲撞电离重掺杂(heavily doped)，接着再于高温下实施热扩散处理步骤。因此，一源极或漏极区可称为一重掺杂区或一扩散区。
一P+区230形成于基底202中。该218是通过接触点232连接至区域230。区域230作为环绕着主动区201且通过一隔离氧化物231而与该主动区间隔的一导环。区域230有助于以一低电阻连接基底202。漏极区210可经由层222耦合一输入、输出、I/O垫或比如为一VDD总线234之第一电源总线。源极区208可经由层218耦合比如为一VSS总线236的一第二电源总线。栅极212可直接耦合作为阴极的层218以形成一接地栅极NMOS(GGNMOS)晶体管、经由一电阻器(未显示)耦合层218、经由一电容器(未显示)耦合作为阳极的层222或耦合一栅极驱动信号。图2A中显示的一端子238连接至栅极212以大致代表栅极212的各种连接选择。
元件200进一步包括一阵列形成于漏极区210内的细长形分流器区段240。每一区段240皆由一隔离氧化物形成。相邻区段240之间的空间大于每一区段240的宽度。比如，相邻区段240之间的空间可大约为每一区段240宽度的两倍。另，相邻区段之间的空间可大于比如该区段宽度的四倍。如图2A至图2C所示，区段240是设于栅极212及层222之间，但未延伸于栅极212或层222下方。多个区段240较佳地可均匀地互相间隔且横越漏极区210的宽度。
图3A及图3B显示一ESD保护元件300，其代表元件200的一替代结构。元件300的配置与元件200相同，除了元件300是以绝缘层上有硅(SOI)制作技术形成以外。图3A与图3B分别显示对应于元件200的剖面2B-2B与2D-2D的元件300剖面图。元件300包括一硅基底302及形成于基底302上的一绝缘体或植入氧化层(如SIMOX)304。元件300包括一p井306，其对应于基底202且位于栅极212及区段240下方。
图4A及图4B显示一ESD保护元件400，其代表元件200的另一替代结构。元件400的配置与元件200相同，除了元件400包括一阵列细长形分流器区段402以外，该区段的至少一个是形成为位于一薄氧化层406上方的一多晶硅层404，而非隔离氧化物区段240。每一区段402也包括环绕其周围的氧化间隔物408。图4A及图4B分别显示对应于元件200的剖面2B-2B与2D-2D的元件400剖面图。
图4C及图4D显示一ESD保护元件450，其代表元件200的又一替代结构。元件450的配置与元件200相同，除了元件450包括一阵列细长形分流器区段452以外，该区段的至少一个是形成为通过多晶硅覆盖的隔离氧化物。图4C及图4D分别显示对应于元件200的剖面2B-2B与2D-2D的元件450剖面图。图4C及图4D中可看出，每一区段包括设置于基底202上的一隔离氧化物层454及设置于层454上方的多晶硅层456。层456的周围系延伸超越层454的边缘。一薄氧化物458设置于层456周围部与基底202之间。根据需要，一连接子(node)460可提供至层456以根据设计者的考虑而连接至比如接地点(ground)、栅极212、或漏极接触点224。存在较典型栅极氧化物为厚的下方隔离氧化物层454可加强直接在隔离氧化物上的多晶硅上形成连接子460至层456的一金属接触点的能力(以避免接触点蚀刻所造成的等离子体破坏(plasma damage))。
图5显示一ESD保护元件500，其代表元件200的又一替代结构。元件500的配置与元件200相同，除了元件500由SOI制作技术形成并且其形成有由氧化层406上的多晶硅层404形成的分流器区段402以外。
每一元件200、300、400及500中，细长形分流器区段是用于分割或分割漏极区210成为多个互相平行的电流路径。以下将更完整地说明这种可加强ESD保护性能的分流器区段配置。
图6是一ESD保护元件600的一平面视图，其代表元件200的结构在一多重栅极指状物GGNMOS中的一实施。元件600包括多个多晶硅栅极212是分别连接至一多晶硅或金属内联络线602。矩形物604是限定一主动区，其由隔离氧化物所环绕且其内形成有元件600。元件600包括多个源极区208与漏极区210且每一栅极212是设置于一对区域208与210之间。接触点220连接至每一源极区208且接触点224连接至每一漏极区210。元件600包括未显示的金属总线层，接触点220及224连接于该处。多个隔离氧化物分流器区段240形成于每一漏极区210内。
图7及图7B显示依据本发明一第二具体实施例的一ESD保护元件700。图7A是元件700的一平面视图且图7B显示图7A中所指示的剖面7B-7B。元件700包括相同于元件200的特征，除了每一分流器区段240的一末端部分地于多晶硅栅极212下方延伸以外。如图7B中所示，薄栅极氧化物214仅设于基底202上，而栅极212覆盖氧化物214及每一区段240的一末端等两者之上。
图7C显示一ESD保护元件750的一平面视图，其代表元件700的一替代结构。特别地，元件750包括隔离氧化物分流器区段752，其包括部分地于多晶硅栅极212下方延伸的一较窄的区段部754及于漏极区210内延伸的一较宽的区段部756。由于较宽区段部756是缩窄电流路径而因此增加漏极区电阻以改良ESD性能，因此在通过自行对准硅化物或金属硅化物扩散制作形成的元件中使用区段752可更有效增加漏极区电阻。由于提供较宽区段部756的效应是增加漏极区电阻，因此每一隔离氧化物区段可替代为配置成至少其全长上的某些部分具有一增加的宽度以在漏极区中提供一缩窄的电流路径部分。
图8A至图8C显示依据本发明一第三具体实施例的一ESD保护元件800。图8A是元件800的一平面视图，而图8B与图8C是图8A中所指示的剖面8B-8B与8C-8C，元件800的特征是配置为相似于元件200的对应特征，包括分流器区段240与栅极212的间隔。然而，元件800额外地包括至少一个栅极延伸物802，其分别自栅极212延伸且覆盖至少一区段240的一末端部。
图9显示一ESD保护元件900的一平面视图，其代表元件800的一替代结构。在元件900中，至少一分流器区段240是在多晶硅栅极212下方延伸而栅极延伸物902是自栅极212延伸且覆盖至少一区段240的一部分。
图10A至图10C显示依据本发明一第四具体实施例的一ESD保护元件1000。图10A显示元件1000的一平面视图，而图10B与图10C显示图10A中所指示的剖面10B-10B与10C-10C。元件1000包括分流器区段1002，其至少一个是由一薄氧化层1006上方的一多晶硅层1004形成。至少一区段1002与栅极212接续且大致与其垂直。如图10A及图10B所示，多晶硅层1004与多晶硅栅极212接续且氧化层1006与氧化层214接续。
图11A至图11D显示依据本发明一第五具体实施例的一ESD保护元件1100。图11A显示一平面视图而图11B显示图11A中指示的剖面11B-11B。图11C与图11D显示图11A中指示的剖面11X-11X且分别对应元件1100的替代结构。元件1100包括介于源极区208与漏极区210之间的一细长条状隔离氧化物1102来取代一多晶硅栅极。隔离氧化物1102覆盖基底202中的一通道区1104。元件1100也包括形成于漏极区210内的分流器区段1106。区段1106可配置成其长度及间隔皆与上述元件200中区段240者相同。区段1106可形成为图11C中所示的隔离氧化物区段1108或如图11D中所示的多晶硅区段1110。每一多晶硅区段1110包括一薄氧化层1114上方的一多晶硅层1120。
元件1100配置成一NPN双极性元件，源极区208与漏极区210分别相当于射极与集极，且基底202相当于基极。当用于ESD保护时，集极可作为阳极且射极可作为阴极。如上所述，阳极可连接至一输入、输出、I/O垫或一第一电源总线，而阳极可耦合一第二电源总线。
尽管区域230并未明显地显示于图7A、图7C、图8A、图9、图10A及图11A中，然其通常包含于比如图7B、图8B、图8C、图10B、图10C及图11B至图11D的剖面图中。
图12A至图12C显示依据本发明一第六具体实施例的一ESD保护元件1200的一平面视图。图12A显示一平面视图，而图12B与图12C显示图12A中所指示的剖面12B-12B与12C-12C。元件1200包括介于源极区208与漏极区210之间的一细长条状隔离氧化物1202来取代一多晶硅栅极。隔离氧化物1202是覆盖基底202中的一通道区1204。元件1200包括分流器区段1206，其至少一个是由隔离氧化物形成。至少一区段1206与氧化物1202接续且可大致与其垂直。
元件1200如同元件1100一般，配置成一NPN双极性元件，源极区208与漏极区210分别相当于射极与集极，且基底202相当于基极。
图13至图23显示依据本发明构成的ESD保护元件另外一具体实施例。图13至图23中所示的每一元件皆包括两栅极、或栅极指状物，其连接至一多晶硅或金属内联络线、或着由该处延伸。事实上，这种元件较佳地构成包括比如2、4、6等偶数栅极，在至少一对栅极之间具有一共用漏极区且邻近最外侧栅极的扩散区最外侧部分作为源极区。图6中的元件600是多重栅极结构的一范例。尽管ESD保护元件200-1000皆显示为包含单一栅极，但也可用于实施一多重栅极结构。这类元件对于具有一单一栅极或多重栅极结构的ESD保护元件非常有用。
图13显示依据本发明一第七具体实施例的一ESD保护元件1300。元件1300形成于一p型硅基底1302中且包括形成有N+源极扩散区1306与1308及一N+漏极扩散区1310的一区域1304。区域1304是限定源极及漏极扩散区的边界。区域1304由一隔离氧化物(未显示)环绕着。多晶硅栅极1312与1314通过一多晶硅或金属内联络线1316而互相连接。栅极1312设置于扩散区1306与1310之间的一通道区上方并且栅极1314设置于扩散区1308与1310之间的一通道区上方。金属总线层1318与1320分别覆盖源极扩散区1306与1308且通过源极接触点1322连接至该处。一金属总线层1324覆盖漏极扩散区1310且通过漏极接触点1326连接至该处。
元件1300连接于一阳极1328与一阴极1330之间。阳极1328连接至金属层1324且阴极1330连接至金属层1318及1320。阳极1328接着将耦合一输入、输出、I/O垫或一第一电源总线。阴极1328可耦合另一IC垫或比如为一参考点或大地总线的一第二电源总线。
元件1300更包括一阵列细长形多晶硅分流器区段1332及一阵列细长形多晶硅分流器区段1334。至少一区段1332形成于漏极扩散区1310内且于栅极1312与漏极接触点1326区域之间及金属层1324下方延伸。相似地，至少一区段1334形成于漏极扩散区1310内且于栅极1314与接触点1326区域之间延伸。至少一区段1332的一末端连接至栅极1312且至少一区段1334的一末端系连接至栅极1314。这些连接通过在同一制作步骤中形成栅极1312与1314及区段1332与1334而得达成。至少一区段1332与1334的相对末端终止于漏极侧主动区内且与漏极接触点1326间隔。
至少一区段1332相对栅极1312偏斜比如为30°、45°、或60°之一的锐角θ1。区段1332较佳地是都偏斜相同角度以互相平行。相似地，至少一区段1334相对栅极1314偏斜一锐角θ2，且该角度较佳地相同于区段1332偏斜的角度θ1。根据需要，区段1332可均匀地互相间隔且区段1334是以一对一的方式对应区段1332设置。另一选择，区段1330与1332各自的偏斜可相对栅极1312与1314定方位，使得区段1332的配置与区段1334的配置互相对称。
在一ESD事件期间，通过根据上述配置的区段1332及1334，至少一相邻的成对区段1332或1334将在源极接触点1320与漏极接触点1326之间限定一提供电流流动用的电流路径。
图14显示依据本发明一第八具体实施例的一ESD保护元件1400。参考图14，元件1400不同于元件1300之处在于其包括隔离氧化物区段1402，该区段分别连接对应的成对区段1332与1334。至少一区段1402形成于漏极区1310内且位于相邻漏极接触点1326之间。结果，由相对应的区段1332与1334及区段1402组成的至少一组互相连接者将形成一单一分流器区段1404。而且，至少一对相邻的分流器区段1404是在一ESD事件期间于源极接触点1322与漏极接触点1326之间限定一提供电流流动用的电流路径。结构1404因此将完全分割漏极区1310。使得利用隔离氧化物区段1402而非薄氧化物区段上的一多晶硅来结合区段1332与1334可排除薄氧化物因高电流密度以及因其接近漏极接触点1326而加热以致造成伤害的可能性。
图15显示依据本发明一第九具体实施例的一ESD保护元件1500。元件1500不同于元件1300之处在于其提供用于连接每一对区段1332与1334的另外一多晶硅分流器区段1502以提供一接续的多晶硅分流器区段1504。由于至少一区段1332与1334分别连接栅极1312与1314，因此分流器区段1504将完全地分割漏极扩散区1310。
图16显示依据本发明一第十具体实施例的一ESD保护元件1600。元件1600包括多晶硅分流器区段1602，其大致互相平行且横越漏极扩散区1310均匀地间隔。至少一区段1602包括第一部分1604，其朝向栅极1312延伸但未连接该处，及一第二部分1606，其朝向栅极1314延伸但未连接该处。至少一区段1602是在金属层1324下方延伸、通过一介电层(未显示)与该层绝缘且设于相邻漏极接触点1326之间。至少一该部分1604相对栅极1312呈角度θ1偏斜且至少一该部分1606相对栅极1314呈角度θ2偏斜。每一θ1及θ2是比如140°、155°或60°之一的锐角。较佳地，θ1相等于θ2。由于至少一区段1602未连接栅极1312或1314，因此区段1602可部分地分割漏极扩散区1310。
图17显示依据本发明一第十一具体实施例的一ESD保护元件1700。元件1700包括隔离氧化物分流器区段1702，其大致互相平行且横越漏极扩散区1310均匀地间隔。至少一区段1702是于金属层1324下方延伸、通过一介电层(未显示)与该层绝缘且设于相邻漏极接触点1326之间。至少一区段1702的末端朝向栅极1312与1314延伸，但未连接该处。至少一区段1702如图17中所示的大致笔直，且相对栅极1312及1314呈角度θ1偏斜。由于至少一区段1702未连接栅极1312或1314，因此区段1702可部分地分割漏极扩散区1310。
图18显示依据本发明一第十二具体实施例的一ESD保护元件1800。元件1800不同于元件1300之处在于其包括大致垂直于栅极1312与1314的多晶硅分流器区段1802与1804。区段1802与1804分别连接栅极1312与1314。区段1802及1804横越漏极扩散区1310，可均匀地间隔且至少一区段1802对正一相关联的区段1084。至少一区段1802的自由端，也即远离栅极1312者延伸入漏极接触点1326的区域中并且位于金属层1324下方。相似地，至少一区段1804的自由端，也即远离栅极1314者延伸入漏极接触点1326的区域中并且位于金属层1324下方。更将至少一个相关联的区段1802及1804设置于使其两自由末端保持至少0.5微米的一距离，较佳地距离最近的漏极接触点1326为1至4.5微米。如同元件1300一般，一相邻的成对区段1802或1804是在一ESD事件期间于源极接触点1320与漏极接触点1326之间限定一提供电流流动用的电流路径。
图19显示依据本发明一第十三具体实施例的一ESD保护元件1900。元件1900包括形成于漏极扩散区1310内的分流器区段1902，其大致互相平行且横越漏极扩散区1310均匀定间隔。至少一区段1902包括一隔离氧化物区段1904以及自区段1904的相对末端延伸的多晶硅区段1906与1908。至少一多晶硅区段1906连接栅极1312且至少一多晶硅区段1908连接栅极1314。至少一区段1902大致垂直于栅极1312与1314并且设置于相邻的漏极接触点1326之间。至少一隔离氧化物区段1904设置于金属层1324下方且通过一介电层(未显示)与该层绝缘。由于至少一区段1902是在栅极1312与1314之间延伸且连接这些栅极，因此区段1902可完全地分割漏极扩散区1310。
图20显示依据本发明一第十四具体实施例的一ESD保护元件2000。元件2000包括形成于漏极扩散区1310内的分流器区段2002，其大致互相平行且横越漏极扩散区1310均匀定间隔。至少一区段2002的相对末端连接栅极1312与1314。至少一区段2002大致垂直于栅极1312与1314并且设置于相邻的漏极接触点1326之间。至少一区段2002设置于金属层1324下方且通过一介电层(未显示)与该层绝缘。由于至少一区段2002是在栅极1312与1314之间延伸且连接这些栅极，因此区段2002可完全地分割漏极扩散区1310。
图21显示依据本发明一第十五具体实施例的一ESD保护元件2100。元件2100包括形成于漏极扩散区1310内的分流器区段2102，其大致互相平行且横越漏极扩散区1310均匀定间隔。至少一区段2102的相对末端与栅极1312及1314间隔，也即未连接这些栅极。至少一区段2102的方向大致垂直于栅极1312及1314并且位于相邻的漏极接触点1326之间。至少一隔离氧化物区段2102设置于金属层1324下方且通过一介电层(未显示)与该层绝缘。至少一区段2102设置于金属层1324下方且通过一介电层(未显示)与该层绝缘。由于至少一区段2102并未连接栅极1312或1314，因此区段2102可部分地分割漏极扩散区1310。
图22显示依据本发明一第十六具体实施例一ESD保护元件2200。元件2200包括形成于漏极扩散区1310内的隔离氧化物分流器区段2202，其大致互相平行且横越漏极扩散区1310均匀定间隔。至少一区段2202是在金属层1324下方延伸且通过一介电层(未显示)与该层绝缘。至少一区段2202设于相邻的漏极接触点1326之间。至少一区段2202的各末端朝向栅极1312与1314延伸，但并未连接这些栅极。至少一区段2202如同图22中所示的大致笔直且其方向大致垂直于栅极1312及1314。由于至少一区段2202并未连接栅极1312或1314，因此区段2202可部分地分割漏极扩散区1310。
图23显示依据本发明一第十七具体实施例的一ESD保护元件2300。元件2300包括形成于漏极扩散区1310内的隔离氧化物分流器区段2302，其大致互相平行且横越漏极扩散区1310均匀定间隔。至少一区段2302是在金属层1324下方延伸且通过一介电层(未显示)与该层绝缘。至少一区段2302如同图23中所示的大致笔直且其方向大致垂直于栅极1312及1314。由于至少一区段2302是在栅极1312及1314上方延伸，因此至少一区段2302可完全地分割漏极扩散区1310。至少一对漏极接触点1326可与区段2302互相平行地设置以增加其间的间隔。这种配置可减少电流密度且同时在接触点1326与相邻区段2302之间保持一最小间隔。此最小间隔可为0.5微米或更大，而不致使ESD性能退化。
图24显示依据本发明一第十八具体实施例的一ESD保护元件2400。元件2400包括形成于漏极扩散区1310内的随机分布的分流器区段2402。区域2402可具有各种外形，包括正方形、矩形、圆形、十字型、T型、V型、L型、U型及任何其他奇特外形等其中之一或更多。更普遍地，区段2402可包括具有相同外形、但尺寸、方向不同或间距不等的区段。随机分布的区段2402包括不均匀地分布其各别的形心(center-of-area)不同区段间之间距也可不同。另，可均匀地分布或对正各别的形心，且同时调整外形的方向以提供一不均匀、或随机的分布。在一结构中，区段2402可属于小型者，使得其最大尺寸小于或等于通道区长度的六倍，而该通道长度大致为一MOS晶体管结构中源极与漏极区之间的距离，或一双极性结构中射极与集极区之间的距离。
至少一区段2402可由多晶硅(覆盖薄氧化层)、或隔离氧化物形成。在一替代结构中，栅极1312及1314可由隔离氧化物细长条取代，且可免除内联络线1316。
图25显示一ESD元件，其代表元件2400的一替代结构。尽管图示的元件2500仅具有一栅极，然而可如同元件2400一般地具有比如一偶数个等多个栅极。元件2500不同于元件2400之处在于其提供多个小型、外形相似，但以不均匀或随机方式分布于漏极扩散区210中的分流器区段2502。区段2502的不均匀分布较佳地是通过提供相邻区段2502之间随机的距离而达成。每一区段2502的最大尺寸小于或等于通道区长度的六倍，而该通道长度大致为源极与漏极区之间的距离。每一区段2502是由多晶硅或隔离氧化物形成。
图26显示一ESD元件2600，其代表元件2400的另一替代结构。参考图26，元件2600包括复数群2602的小型分流器区段2604，这些群系位于漏极区1310中沿着该区域、邻近至少一栅极1312及1314设置。至少一阵列2602皆设于区域1304内，且使至少一阵列2602的左侧及右侧末端分别与区域1304的左侧与右侧边缘大约等距离。然而，复数阵列2602可通过相同于此中描述的其他具体实施例中所示的相对于区域1304边缘的方式来设置。
元件2600也可变形地具有多个均匀、不均匀或随机分布的区段2604来取代位于漏极区1310中、沿着栅极1312及1314设置的复数阵列2602。
当符合本发明的一ESD保护元件作动时，流通过漏极区电流将由分流器区段分割。如此将造成横越漏极区的电流更均匀分布且增加漏极区中的阻抗。
在一ESD事件中，阳极(漏极区)处的高ESD电压将造成接合雪崩击穿，其导致在n+扩散-p井接合中产生一空穴对。该电子是由阳极收集而该空穴在基底中朝向源极(阴极)接合流动。该空穴电流将在p井、或p型基底中诱发一电阻电压降(IR电压降)而于p井与n+源极接合之间造成一正向偏压。正向偏压源极接合注射众多电子至p井。这些注射的电子由漏极接合收集且将因漏极接合中的高-场冲撞电离而产生更多电子-空穴对。该程序将如已知的ESD电流吸收急返特性一般地重复而限制阳极-阴极暂态电压。常规的元件中，位于栅极附近的漏极接合的高电流与高-场撞电离将产生热量且升高局部温度，如此将伤害漏极接触点或栅极。
符合本发明的分流器区段将产生一类集极结构，其是在急返期间通过每一区段周围的漏极接合部分地吸收自正向偏压源接合注射的电子。如此可有效减少栅极附近的漏极接合的ESD电流密度。也，由于一隅角电场聚集效应，使得区段隅角处的电场高于邻近栅极的漏极接合处者。
可通过定位分流器区段，使漏极区中所有区段的重心或形心皆比较接近栅极或通道区而较远离漏极接触点，以加强该类集极结构的优点。分流器区段在元件中的定位是如图2至图12、图24及图25中所示者。较接近栅极或通道区将使其更容易于一ESD事件期间内收集自元件源极侧注射之电子。
而且，不论是通过一非金属硅化物还是金属硅化物制作形成的ESD元件，皆可由元件2500及2600中的一阵列或整群小型分流器区段有效地改善其性能。在非金属硅化物制作中，漏极扩散区已具有一高电阻，且一整列或整群小型区段大致上并不更增加ESD电流路径的电阻。然而，沿区段周围的增加的空乏区有助于以p型基底1206吸收来自正向偏压源极接合的注射载子而因此减少一ESD事件的电流密度。此效应可改善该元件的ESD性能。
根据实验地，比如显示于图6中、但具有六个多晶硅栅极指状物的一GGNMOS(接地栅极NMOS)是通过0.45微米非金属硅化物CMOS技术制成。每一栅极指状物的栅极长度，即横越通道且介于源极与漏极区之间者为0.6微米、其宽度为75微米。每一漏极区中，一阵列隔离氧化物区段为0.75微米乘3微米、互相分离3微米、并且与栅极保持0.5微米且与最近的漏极接触点保持大约1.5微米。此结构中的漏极接触点至栅极的间隔为5微米，而源极接触点至栅极的间隔为2微米。很快发现，该结构显示符合HBM(人体模型)的ESD性能系6.5千伏特至超过8千伏特，而一不具有隔离氧化物区段传统结构则显示自低至1.5千伏特起的大范围变动ESD电压。
上述的实验元件可证实基于一非金属硅化物制作的优越ESD性能。应注意到，互相平行的隔离氧化物区段中的每一个的宽度(0.75微米)都小于相邻隔离氧化物区段之间的间隔(3微米)。相邻分流器区段之间隔大于其本身宽度意味着漏极电阻仅可能有限度地增加。这种ESD性能的显著改良暗示该类集极效应对于通过一非金属硅化物制作形成的结构形式特别重要。然而，该结构也可用于金属硅化物或自行对准硅化物制作中。
此外，分流器区段的另一优点在于，其提供改良的分割或部分分割效应，及相关联的漏极电阻增加。由于分割可改良一般CMOS制作技术的ESD性能，因此增加漏极电阻对于通过一金属硅化物扩散制作形成的元件特别有利。分流器区段将N+漏极扩散区分割为多个互相平行排列的较小型扩散区。如此大致上可将MOS晶体管元件分割为多个小型、或互相对正的MOS保护晶体管。这些较小的ESD保护MOS晶体管的每一个皆具有因N+扩散区电阻造成的一漏极电阻器。当ESD电流流入任一这些分割的MOS晶体管中时，整组漏极电阻将增加对应区域中的漏极电压，因此也驱使ESD电流流入其他以有效并联互相连接的小型MOS晶体管中。这将造成ESD放电电流均匀分布而大幅加强整个MOS晶体管的强健性。而且，由于所有漏极电阻器皆互相并联配置，因此有效的总漏极电阻远小于各单独分割者。有效漏极电阻因此不致影响NMOS保护晶体管的正常效用。
某些情况下，包括通过一自行对准硅化物制作制造出的隔离氧化物分流器区段的元件可沿着该区段与扩散区之间的接合承受接合泄漏。图4C及图4D所示的元件450中，在隔离氧化物上方提供一多晶硅层且该层延伸超越该隔离氧化物边缘而使这类泄漏的可能性降至最低。
这样，依据本发明构成的元件将因上述的一个或更多机构、依靠精确布局每一分流器区段而提供改良的ESD保护性能，且漏极电阻的增加量是与一特定的布局及制作有关。
由揭露中可清楚发现，一分流器可为任一外形岛状物结构。分流器可于形成源极/漏极区、或射极/集极区期间。
而且，源极及漏极可根据轻掺杂漏极(LDD)、双扩散漏极(DDD)或任何熟知的源极/漏极成型制作及结构而形成。此外，本发明范围内也可实施以上揭露的结构与一现有的ESD植入技术的组合以改良ESD性能。
尽管已揭露一种包括由(薄氧化层上的)多晶硅、或隔离氧化物形成的分流器区段的ESD保护元件具体实施例，但本发明并非以此为限。符合本发明的ESD保护元件可包括通过将多晶硅重叠至隔离氧化物的一部分上方而构成的分流器区段。
本发明的具体实施例可通过包括自行对准硅化物、金属硅化物及非金属硅化物制作等各种技术制造的熟知的自动对准硅化物制作包括多晶硅及漏、源极扩散区表面皆形成金属硅化物者。而且，符合本发明的ESD保护元件可通过包括比如CMOS、NMOS、BiCMOS制作或双极性制作(不使用多晶硅分流器区段)等制作技术制造。
尽管本发明的具体实施例包括在一半导体基底上形成一ESD保护元件，但也可使用一绝缘层上有硅(SOI)基底或具有植入氧化层(SIMOX)的硅来同样有效地实施本发明。
熟悉该技术领域的人士在思考此中揭露的本发明说明及实施后当可发现本发明的其他具体实施例。以上的说明及范例仅作为说明用，本发明的真实范围及精神将由权利要求所限定。