集成电路器件及其制造方法 本发明涉及2003年2月3日提交的韩国专利申请第2003-006598号并要求其优先权，因此在本文中将其全文作参照引用。
【技术领域】
本发明涉及一种集成电路器件及其制造方法，更具体地，涉及金属氧化物半导体(MOS)晶体管及其制造方法。
背景技术
传统金属氧化物半导体(MOS)晶体管被广泛应用在诸如集成电路存储器件中。典型地，MOS晶体管被设置在集成电路衬底中的有源区上。而且，MOS晶体管典型地包括源极、漏极和栅极。源极和漏极区彼此间隔开，以提供源极和漏极区之间的沟道区。包括栅极绝缘层(例如氧化物层)和栅极电极的绝缘栅极通常设置在源极和漏极区之间的沟道区上。
题为“采用间距限制的半导体电路设计方法及其电路(SemiconductorCircuit Design method for Employing Spacing Constraints and CircuitsThereof)”的授予Juengling的美国专利第6,223,331号中讨论了一种MOS晶体管的传统布局。Juengling讨论了提供晶体管之间具有足够间距的电路布局的方法。如该文所讨论的，特定电路布局的间距可以确定为超出特定间距限制，且在电路中可以增加附加线路，使得电路布局的间距落在间距限制之内。然而，采用Juengling讨论的方法进行修正的电路可能具有增加的面积，这是因为，例如，包含了设置用于修正电路布局的间距的一条或多条附加栅极线。因此，可能期望改进地器件和方法可以例如减少器件的占用面积。
【发明内容】
本发明的实施例提供了一种集成电路器件，它包括集成电路衬底和位于集成电路衬底中的定义出第一和第二有源区的第一、第二和第三隔离绝缘区(spaced apart insulating region)。第一栅极电极设置在第一有源区上。第一栅极电极具有位于第一有源区上的延伸到第一绝缘区上的第一部分和位于第一绝缘区上的第一部分的端部处的第二部分。第二栅极电极设置在第二有源区上。一绝缘层设置在第一、第二和第三有源区上，定义了暴露出第一栅极电极的第二部分的至少一部分的第一栅极接触孔。第一栅极电极在第一栅极电极的第一部分上不具有栅极接触孔。第二栅极接触孔设置在第二有源区上，它暴露出第二栅极电极的至少一部分。
在本发明的一些实施例中，第二栅极电极包括位于第二有源区上的延伸到第三绝缘区上的第一部分和位于第三绝缘区上的第一部分的端部处的第二部分。
在本发明的另一些实施例中，第二栅极接触孔可以暴露出第二栅极电极的第一部分的至少一部分。在某些实施例中，绝缘层还可以定义出第三栅极接触孔。第三栅极接触孔可以露出第二栅极电极的第二部分的至少一部分。绝缘层还可以定义出第四栅极接触孔。第四栅极接触孔可以露出第二栅极电极的第一部分的至少一部分。
在本发明的再一些实施例中，集成电路器件还可以包括通过栅极接触孔与第一栅极电极的第二部分电连接的第一栅极互连线(interconnect)和通过直接栅极接触孔(direct gate contact hole)与第二栅极电极电连接的第二栅极互连线。
在本发明的一些实施例中，集成电路衬底的第一区域可以包括短沟道金属氧化物半导体(MOS)晶体管区，且集成电路衬底的第二区域可以包括长沟道MOS晶体管区。第一栅极电极可以具有第一宽度，第二栅极电极可以具有第二宽度，第二宽度可以大于第一宽度。
本发明的另一些实施例可以包括第一和第二栅极绝缘层。第一栅极绝缘层可以设置在第一栅极电极和第一有源区之间。第二栅极绝缘层可以设置在第二栅极电极和第二有源区之间。集成电路衬底的第一区域可以包括低电压MOS晶体管区，集成电路衬底的第二区域可以包括高电压MOS晶体管区。第一栅极绝缘层可以具有第一厚度，第二栅极绝缘层可以具有第二厚度，第二厚度可以大于第一厚度。
尽管以上主要参照集成电路器件描述了本发明，但是此处还提供了制造集成电路器件的方法。
【附图说明】
图1是根据本发明一些实施例的集成电路器件的平面图；
图2是根据本发明一些实施例的图1所示集成电路器件的沿线I-I′截取的剖面图；以及
图3是根据本发明另一些实施例的集成电路器件的剖面图。
【具体实施方式】
下面参考附图更加全面地描述本发明，在附图中示出了本发明的优选实施例。然而，本发明可以按照许多不同的方式实施，并且不应局限于这里举出的实施例；相反地，提供这些实施例是使得本公开彻底和完整，并且将充分传达本发明的范围给本领域技术人员。在附图中，为了清楚起见放大了层和区域的厚度。应当理解，当一个元件，例如层、区域或衬底被称作在另一元件“上”时，它可以直接位于其它元件上，或者也可能存在中间元件。应当理解，当一个元件，例如层、区域或衬底，被称作在另一元件“下”或“下方”时，它可以直接位于其它元件之下，或者也可以存在中间元件。应当理解，当元件的一部分被称为位于“外部”时，它比元件的另一部分更加靠近集成电路的外界。全文中相同的附图标记表示相同的元件。
应当理解，尽管这里使用术语第一和第二来描述不同的区域、层和/或部分，但是这些区域、层和/或部分不应被这些术语所限制。这些术语仅仅用来将一个区域、层或部分与另一区域、层或部分区分开。因此，下面讨论的第一区域、层或部分可以称作第二区域、层或部分，类似地，第二区域、层或部分可以称作第一区域、层或部分，而不会背离本发明的教导。
下文将参考图1～3说明本发明的实施例。本发明的实施例提供具有第一和第二有源区的集成电路器件。栅极电极可以位于第二有源区上而不延伸到器件隔离层上，并且可以通过绝缘层中的直接接触孔与栅极互连线电连接。将第二栅极电极设置在有源区上而不延伸到器件隔离层上可以提供具有减小面积的集成电路器件，于是，这可以用在高集成度器件中。在本发明的另一些实施例中，第二栅极电极可以包括第一和第二部分。第二栅极电极的第一部分可以位于第二有源区上，第二栅极电极的第二部分可以延伸到器件隔离层上。第二栅极电极的第一部分可以通过第一和第二直接接触孔而露出来，第二部分可以通过第三栅极接触孔而露出来。如下所述，增加暴露部分第二栅极电极的接触孔的数量可以降低栅极互连线通过第一、第二和第三接触孔与第二栅极电极电连接的接触电阻。
现在参考图1和2，将讨论示出根据本发明实施例的集成电路器件的平面图和沿图1的线I-I′截取的集成电路器件的剖面图。如图所示，提供集成电路衬底1。在集成电路衬底1上设置有第一区域A和第二区域B。在本发明的某些实施例中，第一区域A可以是短沟道金属氧化物半导体(MOS)晶体管区域，第二区域B可以是长沟道MOS晶体管区域。在本发明的另一些实施例中，第一区域A可以是低电压MOS晶体管区域，第二区域B可以是高电压MOS晶体管区域。
器件隔离层3设置在集成电路衬底1上。器件隔离层3定义出集成电路衬底1的第一区域A中的第一有源区3a和集成电路衬底1的第二区域B中的第二有源区3b。第一栅极绝缘层5a设置在第一有源区3a上，第二栅极绝缘层5b设置在第二有源区3b上。第一栅极电极7a设置在第一栅极绝缘层5a上，使得第一栅极绝缘层5a位于第一栅极电极7a和第一有源区3a之间。第二栅极电极7b设置在第二栅极绝缘层5b上，使得第二栅极绝缘层5b位于第二栅极电极7b和第二有源区3b之间。
第一栅极电极7a具有第一宽度W1，第二栅极电极7b具有第二宽度W2。在本发明的一些实施例中，第一和第二宽度W1和W2可以是相等的，而在本发明的另一些实施例中，第一和第二宽度W1和W2可以是不相等的。第一栅极电极7a的第一宽度W1相应于将形成在第一有源区3a处的MOS晶体管的沟道长度。类似地，第二栅极电极7b的第二宽度W2相应于将形成在第二有源区3b处的MOS晶体管的沟道长度。下面将说明第一和第二MOS晶体管的形成过程。而且，第一栅极绝缘层5a具有第一厚度T1，第二栅极绝缘层5b具有第二厚度T2。在本发明的一些实施例中，第一和第二厚度T1和T2可以相等，而在另一些实施例中，第一和第二厚度T1和T2可以不相等。
在本发明的第一区域A是短沟道MOS晶体管区且第二区域B是长沟道MOS晶体管区的实施例中，第二栅极电极7b的第二宽度W2大于第一栅极电极7a的第一宽度W1。而且，第二栅极绝缘层5b的第二厚度T2通常大于第一栅极绝缘层5a的第一厚度T1，但是如上所述，第二厚度T2可以等于第一厚度T1。
在本发明的第一区域A是低电压MOS晶体管区且第二区域B是高电压MOS晶体管区的另一些实施例中，第二栅极电极7b的第二宽度W2通常大于第一栅极电极7a的第一宽度W1。然而，在本发明的特定实施例中，第二栅极电极7b的第二宽度W2可以等于第一栅极电极7a的第一宽度W1。而且，第二栅极绝缘层5b的第二厚度T2大于第一栅极绝缘层5a的第一厚度T1。
具体地，当第二栅极电极7b的第二宽度W2大于第一栅极电极7a的第一宽度W1并且第二栅极绝缘层5b的第二厚度T2大于第一栅极绝缘层5a的第一厚度T1时，第一区域A可以是诸如快闪存储器件的集成电路存储器件的周边电路区中的低电压MOS晶体管区，第二区域B可以是其中的高电压MOS晶体管区。在本发明的另一些实施例中，当第二栅极电极7b的第二宽度W2大于第一栅极电极7a的第一宽度W1并且第二栅极绝缘层5b的第二厚度T2大于第一栅极绝缘层5a的第一厚度T1时，第一区域A可以是诸如液晶显示器(LCD)驱动集成电路(IC)的集成电路器件的低电压MOS晶体管区，第二区域B可以是其高电压MOS晶体管区。
第一栅极电极7a可以包括位于第一有源区3a上的第一栅极覆盖部7a′(第一部分)和从第一栅极覆盖部7a′的一端延伸离开第一栅极覆盖部7a′的第一栅极延伸部7a″(第二部分)。第一栅极延伸部7a″设置在邻近第一有源区3a的器件隔离层3上。类似地，在本发明的一些实施例中，第二栅极电极7b可以包括位于第二有源区3b上的第二栅极覆盖部7b′(第一部分)和从第二栅极覆盖部7b′的一端延伸离开第二栅极覆盖部7b′的第二栅极延伸部7b″(第二部分)。第二栅极延伸部7b″设置在邻近第二有源区3b的器件隔离层3上。在本发明的特定实施例中，第二栅极电极7b可以仅包括第二栅极覆盖部7b′，如图3所示。
层间绝缘层9设置在具有第一和第二栅极电极7a和7b的集成电路衬底1上。第一栅极接触孔11a形成在层间绝缘层9中，它暴露出第一栅极延伸部7a″的至少一部分。第一和第二直接栅极接触孔11c形成在层间绝缘层9中，它们暴露出第二栅极覆盖部7b′的至少一部分。在本发明的一些实施例中，第二栅极电极7b不包括第二栅极延伸部7b″，如图3所示。在这些实施例中，第二栅极电极7b可以具有比第一和第二直接栅极接触孔11c的最小宽度更大的宽度。因此，由于不具有第二部分7b″的第二栅极电极7b的长度可以减小，所以可以获得小型集成电路。于是，可以增加根据本发明实施例的集成电路器件的集成密度。
替代地，如图1和2所示，第二栅极电极7b可以包括第二栅极覆盖部7b′和第二栅极延伸部7b″。如图所示，第二栅极接触孔11b设置在层间绝缘层9中，它暴露出第二栅极延伸部7b″的至少一部分。第二栅极电极7b通过直接栅极接触孔11c和第二栅极接触孔11b暴露出来。在本发明的这些实施例中，可以增加第二栅极电极7b的露出面积，于是，潜在地允许第一和第二直接栅极接触孔11c和第二栅极接触孔11b上的互连线的接触电阻降低。因此，可以减少施加在第二栅极电极7b上的电信号的延迟时间。
第一有源区3a被第一栅极电极7a划分为两个区域，例如第一源极区和第一漏极区。如图1所示，第一源极接触孔11s设置在层间绝缘层9中，它暴露出第一源极区，且第一漏极接触孔11d′设置在层间绝缘层9中，它暴露出第一漏极区。类似地，第二有源区3b被第二栅极电极7b划分为两个区域，例如第二源极区和第二漏极区。第二源极接触孔11s″被设置在层间绝缘层9中，它暴露出第二源极区，第二漏极接触孔11d″被设置在层间绝缘层9中，它暴露出第二漏极区。
第一栅极互连线13a和第二栅极互连线13b被设置在层间绝缘层9上。第一栅极互连线13a设置在第一栅极接触孔11a中，第二栅极互连线13b设置在直接栅极接触孔11c中。第一栅极互连线13a通过第一栅极接触孔11a与第一栅极电极7a电连接。类似地，第二栅极互连线13b通过直接栅极接触孔11c与第二栅极电极7b电连接。
在图1和2示出的第二栅极电极7b包括第二栅极延伸部7b″的本发明实施例中，第二栅极互连线13b也通过直接栅极接触孔11c和第二栅极接触孔11b与第二栅极电极7b电连接。因此，如上所述，第二栅极互连线13b和第二栅极电极7b之间的接触电阻可以潜在地降低。于是，可以降低经由第二栅极互连线13b施加到第二栅极电极7b上的电信号的延迟时间。
第一和第二源极互连线13s′和13s″以及第一和第二漏极互连线13d′和13d″可以设置在层间绝缘层9上。第一源极互连线13s设置在第一源极接触孔11s′上，第二源极互连线13s″设置在第二源极接触孔11s″上。第一漏极互连线13d设置在第一漏极接触孔11d′上，第二漏极互连线13d″设置在第二漏极接触孔11d″上。因此，第一源极互连线13s′通过第一源极接触孔11s′与第一源极区电连接，第二源极互连线13s″通过第二源极接触孔11s″与第二源极区电连接。类似地，第一漏极互连线13d′通过第一漏极接触孔11d′与第一漏极区电连接，第二漏极互连线13d″通过第二漏极接触孔11d″与第二漏极区电连接。
如以上参考图1～3的说明，可以将暴露出长沟道MOS晶体管区域或高电压MOS晶体管区域中的栅极电极的直接栅极接触孔设置在有源区上方，于是潜在地消除在邻近有源区的晶体管的场区上形成栅极延伸部的需要。因此，可以减少器件隔离层(例如长沟道MOS晶体管区或高电压MOS晶体管区中的场区)的面积。因此，可以减小器件的总尺寸。
而且，如上所述，位于长沟道MOS晶体管区或高电压MOS晶体管区中的栅极电极可以包括栅极延伸部，且可以增加露出栅极电极的栅极接触孔的数量。结果是，尽管不会减少器件隔离层的面积，但是可以降低与栅极电极电连接的互连线的接触电阻。因此，可以改善包括长沟道MOS晶体管或高电压MOS晶体管的集成电路的性能。
在附图和说明书中，已经公开了本发明的代表性优选实施例，尽管使用了特定的术语，但是它们仅用于一般性和描述性的目的，而不是用于限定，所附的权利要求限定了本发明的范围。