闪存元件的结构及其制造方法 【技术领域】
本发明是有关于一种非挥发性内存(non-Volatile Memory，NVM)元件，且特别是有关于一种闪存元件的结构及其制造方法。
背景技术
闪存元件由于具有可多次进行资料的存入、读取、抹除等动作，且存入的资料在断电后也不会消失的优点，所以已成为个人计算机和电子设备所广泛采用的一种非挥发性内存元件。
典型的闪存元件以掺杂的多晶硅制作浮置栅极(Floating Gate)与控制栅极(Control Gate)。而且，控制栅极直接设置在浮置栅极上，浮置栅极与控制栅极之间以栅间介电层相隔，而浮置栅极与基底间以穿隧氧化层(Tunnel Oxide)相隔(亦即所谓堆栈栅极闪存)。
当对闪存进行资料写入的操作时，通过由于控制栅极与源极/漏极区施加偏压，以使电子注入浮置栅极中。在读取闪存中的资料时，于控制栅极上施加一工作电压，此时浮置栅极的带电状态会影响其下信道(Channel)的开/关，而此信道的开/关即为判读数据值“0”或“1”的依据。当闪存在进行资料地抹除时，将基底、漏(源)极区或控制栅极的相对电位提高，并利用穿隧效应使电子由浮置栅极穿过穿隧氧化层(Tunneling Oxide)而排至基底或漏(源)极中(即Substrate Erase或Drain(Source)Side Erase)，或是穿过栅间介电层而排至控制栅极中。
请参照图1所绘示的公知堆栈栅极式闪存(Stack Gate Flash memory)的结构示意图(美国专利US6214668)。此闪存是由位于P型基底100中的深N型阱区102、位于P型基底100上的堆栈栅极结构106、位于堆栈栅极结构106两侧的P型基底100中的源极区108与漏极区110、位于堆栈栅极结构106的侧壁上的间隙壁112、位于深N型阱区102中，且从漏极区110延伸至堆栈栅极结构106(穿隧氧化层120、浮置栅极122、栅极介电层124、控制栅极126与栅极顶盖层128)下方的P型阱区104、位于P型基底100上的内层介电层114、穿过内层介电层114与P型基底100使漏极区110与P型阱区104短路连接在一起的接触窗116、位于内层介电层114上，并与接触窗116电性连接的导线118所构成。
然而，随着集成电路正以更高的集成度朝向小型化的元件发展，上述闪存结构会产生下述的问题点。举例来说，为了增加内存元件的集成度，而需要缩小闪存元件的存储单元尺寸。其中，缩小存储单元的尺寸可通过减小存储单元的栅极长度与资料线的间隔等方式来达成。但是，栅极长度变小会缩短了穿隧氧化层120下方的信道长度(Channel Length)，容易造成漏极区110与源极区108之间发生不正常的电性贯通(Punch Through)，如此将严重影响此存储单元的电性表现。而且，在闪存的制造过程中，微影制作工艺也会有所谓关键尺寸的问题，而限制存储单元尺寸的缩小。此外，由于漏极区110与P型阱区104短路连接在一起，且P型阱区104从漏极区110延伸至堆栈栅极结构106下方，因此当存储单元尺寸缩小时，P型阱区104在侧向方向可能包住漏极区(N+型掺杂)不够多，当程序化此存储单元时，于源极区为6伏特左右，则漏极区为0伏特，会引起NPN崩溃而影响相邻快闪存储单元的正常操作。因此，公知的快闪存储单元结构会有集成度受限制的缺点。
【发明内容】
有鉴于此，本发明的目的在于提供一种闪存元件的结构及其制造方法，可以避免在程序化时源极区(6V)与漏极区(0V)产生击穿(Punch through)现象，并能够提高内存元件的集成度。
有鉴于此，本发明提供一种闪存元件的结构，此闪存元件的结构，是由具有一开口的第一导电型基底、设置于第一导电型基底中的第二导电型第一阱区、设置于开口底部与侧壁的穿隧介电层、分别设置于开口侧壁的穿隧介电层上的第一浮置栅极与第二浮置栅极、设置于第一浮置栅极与第二浮置栅极上的栅间介电层、设置于第一导电型基底上的第一控制栅极与第二控制栅极，且第一控制栅极延伸覆盖第一浮置栅极的侧壁，第二控制栅极延伸覆盖第二浮置栅极的侧壁、设置于第一控制栅极与第二控制栅极之间的间隙的绝缘层、设置于第一控制栅极与第二控制栅极的侧壁上的间隙壁、设置于开口底部的第一导电型基底中的源极区、设置于间隙壁下方的第一导电型基底中的漏极区、设置于第二导电型第一阱区中的第一导电型第二阱区，且第一导电型第二阱区与第二导电型第一阱区的接面高于开口底部以及设置于该开口侧壁的该第一导电型基底中的一第一导电型口袋掺杂区，且第一导电型口袋掺杂区连接第一导电型第二阱区与源极区。
在上述结构中，漏极区与第一导电型第二阱区以一电性短路连接一起。其中，电性短路以接触窗贯穿漏极区与第一导电型第二阱区间的接面。而且，上述结构还包括设置该第一导电型基底上的内层介电层与设置于内层介电层上，并与接触窗电性连接的导线。
在本发明的闪存元件的结构中，栅极结构(穿隧介电层、浮置栅极、栅间介电层、控制栅极)设置于第一导电型基底内的开口侧壁上，且漏极区、源极区分别设置于开口顶部周围与底部的第一导电型基底中，其信道区是设置于开口侧壁的P型基底中(垂直式信道区)，因此可以通过控制开口的深度准确的控制信道长度，而能避免元件尺寸缩小时所产生的问题，并可以增加元件集成度。
本发明另外提供一种闪存元件的制造方法，此方法先提供第一导电型的基底，且此基底内已形成第二导电型第一阱区。接着，于基底上依序形成衬层与罩幕层后，图案化罩幕层、衬层与基底，以于基底中形成一开口。于开口中形成穿隧介电层后，于开口侧壁的基底中形成第一导电型口袋掺杂区。然后，于开口的侧壁形成第一浮置栅极与第二浮置栅极，并于开口底部形成源极区。于开口中形成栅间介电层后，于开口的侧壁形成第一控制栅极与第二控制栅极，且第一控制栅极延伸覆盖第一浮置栅极的侧壁，第二控制栅极延伸覆盖第二浮置栅极的侧壁。接着，移除罩幕层与衬层，并于基底中形成漏极区后，于第二导电型第一阱区中形成第一导电型第二阱区，且第一导电型第二阱区与第二导电型第一阱区的接面高于开口底部。于第一控制栅极与第二控制栅极之间的间隙形成绝缘层，并于第一控制栅极与第二控制栅极的侧壁形成第一间隙壁。接着，于基底上形成内层介电层后，于内层介电层中形成接触窗，此接触窗使漏极区与第一导电型第二阱区形成一短路连接。之后，于内层介电层上形成与接触窗电性连接的导线。
在上述闪存元件的制造方法中，于开口的侧壁形成第一浮置栅极与第二浮置栅极的步骤先于基底上形成填满开口的第一导体层，然后移除部分第一导体层，使第一导体层的表面约略低于基底表面，并于罩幕层的侧壁形成第二间隙壁。之后，以罩幕层与间隙壁为罩幕，移除部分第一导体层，以形成第一浮置栅极与第二浮置栅极。然后，再移除第二间隙壁。
在上述闪存元件的制造方法中，于开口的侧壁形成第一控制栅极与第二控制栅极的步骤先于基底上形成填满开口的第二导体层。然后，移除部分第二导体层，使第二导体层的表面低于罩幕层表面且高于浮置栅极。于罩幕层的侧壁形成第三间隙壁后，以罩幕层与第三间隙壁为罩幕，移除部分第二导体层，以形成第一控制栅极与第二控制栅极。然后，再移除第三间隙壁。
本发明的栅极结构(穿隧介电层、浮置栅极、栅间介电层、控制栅极)形成于基底内的开口侧壁上，且漏极区、源极区分别形成于开口顶部周围与底部的基底中，其信道区是设置于开口侧壁的基底中(垂直式信道区)，因此可以通过控制开口的深度准确的控制信道长度，而能避免元件尺寸缩小时所产生的问题，并可以增加元件集成度。
而且，本发明在形成浮置栅极与控制栅极时，采用于罩幕层上形成间隙壁，然后再以间隙壁与罩幕层为蚀刻罩幕，蚀刻导体层而形成之，由于没有使用到微影技术，因此可以增加制作工艺裕度，并可以节省制作工艺成本与制作工艺时间。
由于栅极结构为垂直方向，因此在形成P型阱区时，并不会产生所谓侧向NPN崩溃的问题，而且不像公知的双或非门式存储单元因为需要形成良好的NPN隔离，而必须对P型阱区进行侧向趋入(Lateral Drive-in)以增加NPN的范围，并因为此道热制作工艺而影响到栅间介电层(氧化硅/氮化硅/氧化硅，ONO)和穿隧氧化层的界面品质。
【附图说明】
图1所绘示为公知的闪存的结构剖面图。
图2所绘示为本发明一较佳实施例的闪存的结构剖面图。
图3A至图3H所示为根据本发明一较佳实施例的一种闪存的制造流程立体图。
标示说明：
100、200、300：p型基底
102、202、302：深n型阱区
104、204、330：p型阱区
106：堆栈栅极结构
108、208、318：源极区
110、210、328：漏极区
112、212、316、326、334：间隙壁
114、218、336：内层介电层
116、216、338：接触窗
118、220、340：导线
120、222、310：穿隧介电层
122、224a、224b：浮置栅极
124、226、320：栅间介电层
126、228a、228b：控制栅极
128、232、316：栅极顶盖层
206a、206b、325a、325b：栅极结构
214、332：绝缘层
230、308：开口
232a、232b：信道区
304：衬层
306：罩幕层
312、204a：口袋掺杂区
314、314a、314b、322、324a、324b：导体层
【具体实施方式】
为让本发明的上述目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并配合所附图式，作详细说明。
图2所绘示为本发明的闪存的结构剖面图。
请参照图2，本发明闪存是由P型基底200、深N型阱区202、P型阱区204、口袋掺杂区204a、栅极结构206a、栅极结构206b、源极区208、漏极区210、间隙壁212、绝缘层214、接触窗216、内层介电层218与导线220所构成。其中，栅极结构206a是由穿隧介电层222、浮置栅极224a、栅间介电层226与控制栅极228a所构成；栅极结构206b是由穿隧介电层222、浮置栅极224b、栅间介电层226与控制栅极228b所构成。
P型基底200具有一开口230。深N型阱区202设置于P型基底200中。栅极结构206a与栅极结构206b分别设置于开口230侧壁。其中，穿隧介电层222设置于开口230底部与侧壁。浮置栅极224a与浮置栅极224b分别设置于开口230侧壁的穿隧介电层222上。栅间介电层226设置于浮置栅极224a与浮置栅极224b上。控制栅极228a与控制栅极228b设置于P型基底200上，且控制栅极228a延伸覆盖浮置栅极226a的侧壁，控制栅极228b延伸覆盖浮置栅极226b的侧壁。绝缘层214设置于栅极结构206a与栅极结构206b之间的间隙。间隙壁212设置于控制栅极226a与控制栅极226b的侧壁。源极区208设置于开口230底部的P型基底200中。漏极区210设置于间隙壁212下方的P型基底200中。P型阱区204设置于深N型阱区202中，且P型阱区204与深N型阱区的接面高于开口230底部。P型口袋掺杂区204a设置于开口230侧壁的P型基底200中，且P型口袋掺杂区204a的两侧分别连接P型阱区204与源极区208。内层介电层218设置于P型基底200上。接触窗216设置于内层介电层218中，且接触窗216贯穿漏极区210与P型阱区204间的接面使两者电性短路连接在一起。导线220设置于内层介电层218上，并与接触窗216电性连接。
在本发明的上述实施例中，栅极结构206a、206b设置于P型基底200内的开口230侧壁上，且漏极区210、源极区208设置于开口230顶部与底部，因此其信道区232a、232b是设置于开口230外侧的P型基底中(垂直式信道区)，因此可以通过控制开口的深度准确的控制信道长度，而能避免元件尺寸缩小时所产生的问题，并可以增加元件集成度。
接着，请参照图3A至图3I所绘示的本发明较佳实施例的一种闪存的制造流程剖面图，其用以说明本发明的闪存的制造方法。
首先请参照图3A，提供一基底300，此基底300例如是P型基底，此基底300已形成元件隔离结构(未图标)，此元件隔离结构成条状的布局，并用以定义出主动区。元件隔离结构的形成方法例如是区域氧化法(LocalOxidation，LOCOS)或浅沟渠隔离法(Shallow Trench Isolation，STI)。接着，在基底300中形成深N型阱区302。之后，于P型基底300表面形成一层衬层304，此衬层304的材质例如是氧化硅，衬层304的形成方法例如是热氧化法(Thermal Oxidation)，其厚度例如是100埃至150埃左右。然后，于衬层304上形成一层罩幕层306，此罩幕层306的材质例如是氮化硅，其形成方法例如是化学气相沉积法(Chemical Vapor Deposition，CVD)。然后，图案化罩幕层306、衬层304与基底300，已于基底300中形成开口308。
接着，请参照图3B，于开口308的侧壁与底部形成一层穿隧介电层310，穿隧介电层310的材质例如是氧化硅。穿隧介电层310的形成方法例如是热氧化法(Thermal Oxidation)，其厚度例如是90埃至100埃左右。然后，进行离子植入步骤，于开口308侧壁的基底300植入掺质，以形成口袋掺杂区312。植入的掺质例如是P型离子，植入能量为30至50仟电子伏特左右，植入剂量为1×1012原子/平方公分左右。其中，植入掺质的方法包括倾斜角离子植入法，例如是以15度～30度的倾斜角植入掺质。然后，于基底300上形成填满开口308的一层导体层(未图标)，其材质例如是掺杂的多晶硅，此导体层的形成方法例如是利用化学气相沉积法形成一层未掺杂多晶硅层后，进行离子植入步骤以形成之。接着，移除部分导体层，使其上表面约略低于基底300表面，而形成导体层314。其中，使导体层上表面约略低于基底300表面的方法例如是回蚀刻法。
接着，请参照图3C，于罩幕层306的侧壁形成间隙壁316，间隙壁316的材质例如是与导体层314具有不同蚀刻选择性者，其包括氧化硅。间隙壁316的形成方法例如是先形成一层绝缘材料层(未图标)，然后利用非等向性蚀刻法移除部分绝缘材料层，以于罩幕层306的侧壁形成间隙壁316。然后，以罩幕层306与间隙壁316为罩幕蚀刻导体层314，而形成位于基底300侧壁的导体层314a、314b。导体层314a、314b即作为闪存的浮置栅极。
接着，请参照图3D，移除间隙壁316后，进行一掺质植入制作工艺，于开口308底部的基底300中植入掺质，以形成源极区318。植入的掺质例如是N型离子，植入剂量为4×1015原子/平方公分左右。然后，于基底300上形成一层栅间介电层320，此栅间介电层320的材质例如是氧化硅/氮化硅/氧化硅等，且其厚度例如是60埃/70埃/60埃左右，栅间介电层320的形成方法例如是先以热氧化法形成一层氧化硅层后，再利用低压化学气相沉积法形成氮化硅层与另一层氧化硅。当然，此栅间介电层320也可以是氧化硅层、氧化硅/氮化硅层等。然后，于基底300上形成填满开口308的一层导体层322，其材质例如是掺杂的多晶硅，此导体层322的形成方法例如是利用化学气相沉积法形成一层未掺杂多晶硅层后，进行离子植入步骤以形成之。
接着，请参照图3E，移除部分导体层322，使其上表面低于罩幕层306且高于基底300表面，而形成导体层324。其中，使导体层322上表面低于罩幕层306且高于基底300表面的方法例如是回蚀刻法。然后，于罩幕层306的侧壁形成间隙壁326，间隙壁326的材质例如是与导体层324具有不同蚀刻选择性者，其包括氧化硅。间隙壁326的形成方法例如是先形成一层绝缘材料层(未图标)，然后利用非等向性蚀刻法移除部分绝缘材料层，以于罩幕层306的侧壁形成间隙壁326。
接着，请参照图3F，以罩幕层306与间隙壁326为罩幕蚀刻导体层324，而形成位于基底300上，且一端分别延伸覆盖导体层314a、314b侧壁的导体层324a、324b。导体层324a、324b即作为闪存的控制栅极。其中，导体层324a、栅间介电层320、导体层314a、穿隧介电层310构成栅极结构325a；导体层324b、栅间介电层320、导体层314b、穿隧介电层310构成栅极结构325b。然后，移除间隙壁326、罩幕层306与衬层304。间隙壁326、罩幕层306与衬层304的移除方法例如是湿式蚀刻法。之后，进行一掺质植入制作工艺，于开口308顶部周围的基底300中植入掺质，以形成漏极区328。植入的掺质例如是N型离子，植入剂量为4×1015原子/平方公分左右。
接着，请参照图3G，在深N型阱区302内形成P型阱区330。形成P型阱区330的方法例如是离子植入法，，植入剂量为1×1013原子/平方公分左右。然后，导体层324a、324b之间的间隙形成绝缘层332，并于导体层324a、324b的侧壁形成间隙壁334。间隙壁334的形成方法例如是先于基底300上形成一层绝缘材料层(未图标)，然后利用非等向性蚀刻法移除部分绝缘材料层，以于导体层324a、324b的侧壁形成间隙壁334，并且绝缘材料层填入导体层324a、324b之间的间隙而形成绝缘层332。
接着，请参照图3H，于基底300上形成一层内层介电层336，此内层介电层336的材质例如是硼磷硅玻璃(BPSG)或磷硅玻璃(PSG)，形成内层介电层336的方法例如是化学气相沉积法。然后进行一化学机械研磨制作工艺，使内层介电层340的表面平坦化。接着，于内层介电层336中形成与接触窗338，接触窗338的材质例如是钨金属。其中，接触窗338贯穿漏极区328与P型阱区330间的接面，而使漏极区328与P型阱区330短路连接在一起。之后，于内层介电层336上形成与接触窗338电性连接的导线340。导线340的形成方法例如是于基底300上形成导体层(未图标)后，进行微影蚀刻步骤而形成条状的导线340。后续完成闪存的制作工艺为公知技艺者所周知，在此不再赘述。
本发明的栅极结构325a、325b形成于基底300内的开口308侧壁上，且漏极区328、源极区318形成于开口308顶部周围与底部的基底300中，因此其信道区是设置于开口308外侧的基底300中(垂直式信道区)，因此可以增加元件集成度，而且可以通过控制开口的深度准确的控制信道长度，进而能避免元件尺寸缩小时所产生的问题。
而且，本发明在形成浮置栅极(导体层314a、314b)时，分别采用于罩幕层306上形成间隙壁316，然后再以间隙壁316与罩幕层306为蚀刻罩幕，蚀刻导体层314而形成之，由于没有使用到微影技术，因此可以增加制作工艺裕度，并可以节省制作工艺成本与制作工艺时间。同样的，本发明在形成控制栅极(导体层324a、324b)时，分别采用于罩幕层306上形成间隙壁326，然后再以间隙壁326与罩幕层306为蚀刻罩幕，蚀刻导体层324而形成之，由于没有使用到微影技术，因此可以增加制作工艺裕度，并可以节省制作工艺成本与制作工艺时间。
此外，由于本发明的栅极结构为垂直方向，因此在形成P型阱区时，并不会产生所谓侧向NPN崩溃的问题，而且不像公知的双或非门式存储单元因为需要形成良好的NPN隔离，而必须对P型阱区进行侧向趋入(Lateral Drive-in)以增加NPN的范围，并因为此道热制作工艺而影响到栅间介电层(氧化硅/氮化硅/氧化硅，ONO)和穿隧氧化层的界面品质。
虽然本发明已以一较佳实施例公开如上，然其并非用以限定本发明，任何熟悉此技术者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当视权利要求所界定者为准。