互补式金属氧化物半导体薄膜晶体管组件的制造方法 【技术领域】
本发明涉及一种液晶显示器(liquid crystal display，LCD)制造工艺，且特别是涉及一种互补式金属氧化物半导体薄膜晶体管(CMOS TFT)组件的制造方法。
背景技术
在目前的主动式液晶显示器装置中，包含有一驱动电路(driver circuit)，而该驱动电路中又更包含有一互补式金属氧化物半导体薄膜晶体管(CMOSTFT)组件。然而，由于CMOS TFT组件中N型金属氧化物半导体薄膜晶体管组件会因为热载子的作用，而在关状态(Off state)时有栅极漏电流的问题，所以N型金属氧化物半导体薄膜晶体管组件通常会设计有轻掺杂漏极区(lightly doped region，LDD)，用来减低栅极漏电流。
以下利用图1A～1E，用来说明现有之互补式金属氧化物半导体薄膜晶体管(CMOS TFT)组件的制造方法。
首先，请参阅图1A，提供一玻璃基底100，该基底100具有一n型金属氧化物半导体(NMOS)区110、一p型金属氧化物半导体(PMOS)区120。然后，进行使用一第一光掩模之一第一图案化制造工艺(patterning process I)，形成一第一多晶硅层130与一第二多晶硅层135于部分该基底100上，其中该第一多晶硅层130位于该NMOS区110中，而该第二多晶硅层135位于该PMOS区120中。
请参阅图1B，进行使用一第二光掩模之一第二图案化制造工艺(patterning ptocess II)，形成一光致抗蚀剂层140于部分该第一多晶硅层130或该第二多晶硅层135上，在此以该光致抗蚀剂层140覆盖该第二多晶硅层135为例。然后，进行一离子注入制造工艺150(例如是p型离子之轻掺杂制造工艺)用以调整起始电压值(threshold voltage adjustment，Vt adjustment)，符号131系表示经调整的第一多晶硅层。
请参阅图1C，去除该光致抗蚀剂层140之后，进行使用一第三光掩模之一第三图案化制造工艺(patterning process III)，形成一光致抗蚀剂层155于部分该第一多晶硅层131上，并且覆盖该第二多晶硅层135。之后，进行一n型离子之重掺杂离子注入制造工艺(n+-ions doping)160而形成n+-多晶硅膜170于该第一多晶硅层131中，该n+-多晶硅膜170用以当作是NMOS组件之源/漏极区。
请参阅图1D，去除该光致抗蚀剂层155之后，形成一栅极绝缘层180于该第一多晶硅层131、该第二多晶硅层135与该基底100上。之后，形成一金属层(未图示)于该栅极绝缘层180上。然后，进行使用一第四光掩模之一第四图案化制造工艺(patterning process IV)，图案化该金属层(未图示)而形成一第一栅极190与一第二栅极195，该第一栅极190位于NMOS区110中，该第二栅极195位于PMOS区120中。
仍请参阅图1D，以该第一栅极190与该第二栅极195为掩模，进行一n型离子之轻掺杂离子注入制造工艺(n--ions doping)200，形成一n--多晶硅膜210于部分该第一多晶硅层131与部分该第二多晶硅层135中，位于NMOS区110中的该n--多晶硅膜210用以当作是轻掺杂漏极区(lightly doped drain，LDD)。
接着，请参阅图1E，进行使用一第五光掩模之一第五图案化制造工艺(patterning process V)，形成一光致抗蚀剂层220覆盖该NMOS区110。然后，进行一p型离子之重掺杂离子注入制造工艺(p+-ions doping)230，形成一p+-多晶硅膜240于部分该第二多晶硅层135中，该p+-多晶硅膜240用以当作是PMOS组件之源/漏极区。
请参阅图1E，去除该光致抗蚀剂层220。如此即形成一NMOS组件250于NMOS区110中，以及一PMOS组件255于PMOS区120中。
接着，请参阅图1F，形成一钝化层(passivation layer)260之后，进行使用一第六光掩模之一第六图案化制造工艺(patterning process VI)，形成复数个接触窗270穿越该钝化层260与栅极绝缘层180而露出NMOS组件250的源/漏极区170与PMOS组件255的源/漏极区240。最后，填入导电材料于该等接触窗270内而形成复数个插塞(plugs)280。
因此，上述现有制造工艺必须使用六个光掩模(即六道光刻腐蚀制造工艺)才能制造出CMOS TFT组件，因而使得制造成本颇高。
【发明内容】
有鉴于此，本发明的任务在于提供一种互补式金属氧化物半导体薄膜晶体管(CMOS TFT)组件的制造方法。
本发明的任务在于提供一种只需要使用五个光掩模(即五道光刻腐蚀制造工艺)的CMOS TFT组件的制造方法。
为完成上述任务，本发明提供一种互补式金属氧化物半导体薄膜晶体管组件的制造方法，包括下列步骤：
(a)提供一玻璃基底，该基底具有一n型金属氧化物半导体(NMOS)区与一p型金属氧化物半导体(PMOS)区，其中该NMOS区更包含一第一掺杂区、一轻掺杂区与一第一栅极区，而该PMOS区更包含一第二掺杂区与一第二栅极区；
(b)进行使用一第一光掩模之一第一图案化制造工艺(patterning process)，形成一第一半导体岛与一第二半导体岛于部分该基底上，其中该第一半导体岛位于该NMOS区中，而该第二半导体岛位于该PMOS区中；
(c)进行使用一第二光掩模之一第二图案化制造工艺，并使部分该第一半导体岛与/或该第二半导体岛露出；
(d)注入掺质于露出的该第一半导体岛与/或该第二半导体岛中，用以调整起始电压值；
(e)形成一栅极绝缘层于该第一半导体岛、该第二半导体岛与该基底上；
(f)形成一导电层于该栅极绝缘层上；
(g)进行使用一第三光掩模之一第三图案化制造工艺，去除部分该导电层而定义出一第一栅极与一第二栅极，其中该第一栅极位于该第一栅极区，该第二栅极位于该第二栅极区；
(h)以该等第一、第二栅极为掩模，进行一n型离子之轻掺杂离子注入制造工艺，形成一轻掺杂漏极区于位在该轻掺杂区之该第一半导体岛中；
(i)进行使用一第四光掩模之一第四图案化制造工艺，露出该PMOS区；
(j)以该第二栅极为掩模，进行一p型离子之重掺杂离子注入制造工艺，形成一第二源/漏极区于位在该第二掺杂区之该第二半导体岛中；
(k)形成一钝化层于该栅极绝缘层与该等第一、第二栅极上；
(l)进行使用一第五光掩模之一第五图案化制造工艺，形成一第一接触窗、一第二接触窗、一第三接触窗与一第四接触窗穿越该钝化层与该栅极绝缘层，其中该等第一接触窗与第二接触窗系对应该第一掺杂区，而该等第三接触窗与第四接触窗系位在第二源/漏极区上；
(m)经由该等第一、二、三及四接触窗，进行一n型离子之重掺杂离子注入制造工艺，形成一第一源/漏极区于位在该第一掺杂区之该第一半导体岛中，其中前述p型离子之重掺杂离子剂量大于该n型离子之重掺杂离子剂量；以及
(n)填入导电材料于该等接触窗中，而形成一第一插塞、一第二插塞、一第三插塞与一第四插塞，其中该等第一、第二插塞系电性连接该第一源/漏极区，而该等第二、第三插塞系电性连接该第二源/漏极区。
【附图说明】
为使本发明的上述任务、特征和优点能更明显易懂，下文特举优选实施例，并配合所附图式，作详细说明如下：
图1A～1F显示现有CMOS TFT的制造工艺剖面图；以及
图2～10显示本发明之CMOS TFT的制造工艺剖面图。
附图符号说明
现有部分(图1A～1F)
100～基底；110～NMOS区；120～PMOS区；130～第一多晶硅层；131～经调整之第一多晶硅层；135～第二多晶硅层；140、155、220～能量感应层(例如是光致抗蚀剂层)；150～离子注入制造工艺；160～n型离子之重掺杂离子注入制造工艺；170～n+-多晶硅膜(源/漏极区)；180～栅极绝缘层；190～第一栅极；195～第二栅极；200～n型离子之轻掺杂离子注入制造工艺；210～n--多晶硅膜(LDD区)；230～p型离子之重掺杂离子注入制造工艺；240～p+-多晶硅膜(源/漏极区)；250～NMOS组件；255～PMOS组件；260～钝化层；270～接触窗；280～插塞。
本案部分(图2～10)
200～基底；210～NMOS区；211～第一掺杂区；212～轻掺杂区；213～第一栅极区；220～PMOS区；221～第二掺杂区；222～第二栅极区；240～第一半导体岛(例如是第一多晶硅层)；241～经调整之第一多晶硅层；245～第二半导体岛(例如是第二多晶硅层)；310、610～能量感应层(例如是光致抗蚀剂层)；320～离子注入制造工艺；410～栅极绝缘层；412～氧化硅(SiOx)层；414～氮化硅(SiNx)层；420～导电层；510～第一栅极；520～第二栅极；530～n型离子之轻掺杂离子注入制造工艺；540～n--多晶硅膜(LDD区)；710～p型离子之重掺杂离子注入制造工艺；720～p+-多晶硅膜(源/漏极区)；722～较淡的p型离子掺杂区；810～钝化层；822、824、826、828～接触窗；910～n型离子之重掺杂离子注入制造工艺；920～n+-多晶硅膜(源/漏极区)；1010、1020、1030、1040～插塞。
【具体实施方式】
请参阅图2～10，用以说明本发明之互补式金属氧化物半导体薄膜晶体管(CMOS TFT)组件之制造工艺。
首先，请参阅图2，提供例如是玻璃基底的一绝缘基底200，该基底200具有一n型金属氧化物半导体(NMOS)区210与一p型金属氧化物半导体(PMOS)区220，其中该NMOS区210更包含一第一掺杂区211、一轻掺杂区212与一第一栅极区213，而该PMOS区220更包含一第二掺杂区221与一第二栅极区222。
请参阅图2，在该基底200上可以形成一缓冲层(buffer layer)230，该缓冲层230例如是由一氮化硅层(SiNx)232与一氧化硅层(SiOx)234所构成。为简化图示，下述之第3～10图将不绘出该缓冲层230。
请参阅图2，然后进行使用一第一光掩模(reticle or photomask)之一第一图案化制造工艺(patterning process I)，形成例如是硅岛(silicon island)或多晶硅层(polysilicon layer)的一第一半导体岛240(以下以第一多晶硅层240表示)与一第二半导体岛245(以下以第二多晶硅层245表示)于部分该基底200上，其中该第一多晶硅层240位于该NMOS区210中，而该第二多晶硅层245位于该PMOS区220中。
请参阅图3，进行使用一第二光掩模之一第二图案化制造工艺(patterningprocess II)，形成一能量感应层310(energy sensitive layer，例如是光致抗蚀剂层)于部分该第一多晶硅层240或该第二多晶硅层245上，在此以该光致抗蚀剂层310覆盖该第二多晶硅层245为例。然后，进行一离子注入制造工艺320(例如是p型离子之轻掺杂制造工艺)用以调整起始电压值(thresholdvoltage adjustment，Vt adjustment)，符号241系表示经调整的第一多晶硅层。
请参阅图4，去除该能量感应层310之后，形成例如是氧化硅(SiOx)层412与氮化硅(SiNx)层414构成的一栅极绝缘层410于该第一多晶硅层241、该第二多晶硅层245与该基底200上。接着，形成一导电层420于该栅极绝缘层410上，其中该导电层420可以是金属层，例如是钼、铝、或铜合金层。
请参阅图5，进行使用一第三光掩模之一第三图案化制造工艺(patterningprocess III)，去除部分该导电层420而定义出一第一栅极510与一第二栅极520，其中该第一栅极510位于该第一栅极区213中，该第二栅极520位于该第二栅极区222中。
请参阅图5，以该等第一、第二栅极510、520为掩模，进行一n型离子之轻掺杂离子注入制造工艺(n--ions doping，注入剂量约是1E11～1E14atom/cm2)530，形成一n--多晶硅膜540于部分该第一多晶硅层241与部分该第二多晶硅层245中，其中位于轻掺杂区212中的该n--多晶硅膜540系用以当作是NMOS组件之轻掺杂漏极区(lightly doped drain，LDD)。
请参阅图6，进行使用一第四光掩模之一第四图案化制造工艺(patterningprocess IV)，形成一能量感应层610(例如是光致抗蚀剂层)覆盖该NMOS区210。
请参阅图7，以该第二栅极520与该能量感应层610为掩模，进行一p型离子之重掺杂离子注入制造工艺(p+-ions doping，注入剂量约是1E16～1E20atom/cm2)710而形成一p+-多晶硅膜720于部分该第二多晶硅层245中，位在该第二掺杂区221之该p+-多晶硅膜720系用以当作是PMOS组件之源/漏极区720。
请参阅图8，去除该能量感应层610，然后形成一钝化层(passivationlayer)810于该栅极绝缘层410与该等第一、第二栅极510、520上。该钝化层810例如是一氮化硅(SiNx)层或氧化硅(SiOx)层。
请参阅图8，进行使用一第五光掩模之一第五图案化制造工艺(patterningprocess V)，形成一第一接触窗822、一第二接触窗824、一第三接触窗826与一第四接触窗828穿越该钝化层810与该栅极绝缘层410，其中第一接触窗822与第二接触窗824系对应该第一掺杂区211，而第三接触窗826与第四接触窗828系位在源/漏极区720上方。这里要特别注意的是，第三接触窗826与第四接触窗828不能碰触到第二栅极520。
请参阅图9，经由该等第一、二、三及四接触窗822、824、826、828，进行一n型离子之重掺杂离子注入制造工艺(n+-ions doping，注入剂量约是1E15～1E19atom/cm2)910，而形成一n+-多晶硅膜920于部分该第一多晶硅层241中，位在该第一掺杂区221之该n+-多晶硅膜920系用以当作是NMOS组件之源/漏极区920。
还有，这里要特别注意地是，前述p型离子之重掺杂离子注入制造工艺710之离子剂量须大于该n型离子之重掺杂离子注入制造工艺910之离子剂量的10倍以上。如此，虽然图9中的p+-多晶硅膜720中会有较淡的p型离子掺杂区722(可看做是PLDD，p-type lightly doped drain)，但不会对PMOS组件的电性有太大的影响。
请参阅图10，填入例如是金属的导电材料于该等接触窗822、824、826、828中，而形成一第一插塞1010、一第二插塞1020、一第三插塞1030与一第四插塞1040，其中该等第一、第二插塞1010、1020系电性连接NMOS组件之源/漏极区920，而该等第二、第三插塞1030、1040系电性连接PMOS组件之源/漏极区720。
本发明的特征与优点
本发明的特征在于：
在进行接触窗的图案化制造工艺之后，再进行N型离子之重掺杂离子注入制造工艺，以形成NMOS组件之源/漏极区。根据本发明，可以比现有减少一道光刻腐蚀制造工艺，而能减少光掩模使用量。
如此，经由本发明，使得CMOS TFT组件能够以五道光刻腐蚀制造工艺来形成，故能比现有技术少一道光刻腐蚀制造工艺，而能达成降低制造成本之目的。
本发明虽以优选实施例揭露如上，然而其并非用以限定本发明的范围，本领域的技术人员在不脱离本发明的精神和范围内，可做些许的更动与润饰，因此本发明的保护范围应当视后附的权利要求所界定者为准。