发明内容
本发明的目的在于提供一种可拆分重组的精简匹配滤波器组。针对
具有零相关区间的码分多址通信系统，为实现码的快速捕获，利用系统
算法的优化，提出了一种可拆分重组的精简匹配滤波器组，并利用集成
电路设计技术成功的应用于具有零相关区间的码分多址通信系统中，在
实现系统的码同步捕获中发挥了良好的作用。
本发明一种可拆分重组的具有精简结构的匹配滤波器组，分为前后
两级，在执行信号滤波操作时，可以对输入信号x(t)同时实现多个码
序列的匹配任务，其特征在于，包括：
一第一级，该第一级为有限冲激响应滤波器的直接实现形式，包括：
N个输入数据的存储单元，输入数据与存储单元1的入口相连，存储单
元1的出口与存储单元2的入口相连，其余存储单元依次顺序连接，直
到存储单元N；所有的存储单元按时钟单位实现数据的向右移位；N个
匹配系数；N个乘法单元；乘法单元1的两个入口分别与存储单元1的
输出口和系数c1p连接，乘法单元2的两个入口分别与存储单元2的输出
口和系数cNp连接，以此类推，一直到乘法单元N的两个入口分别与存储
单元N的输出口和系数cNp连接；所有的乘法单元实现来自存储单元的输
入数据与输入系数的相乘操作，并输出结果；n个加法阵列；其中加法阵
列1的n个输入口分别与乘法单元1、乘法单元n+1、乘法单元2n+
1、…、乘法单元n+1的输出口连接；加法阵列2的n个输入口分别与
乘法单元2、乘法单元n+2、乘法单元2n+2、…、乘法单元n+2的输
出口连接；以此类推，加法阵列n的n个输入口分别与乘法单元n、乘法
单元2n、乘法单元3n、…、乘法单元N的输出口连接；每个加法阵列
分别实现n个数的相加，并产生一个输出结果；
一第二级，该第二级包括：多个模块，每个模块的结构和功能完全
相同，以第一个模块为例，其中包括：n个系数存储单元；n个乘法单元；
乘法单元N+1的两个入口分别与的输出口和系数d1，1连接，乘法单元2的
两个入口分别与乘法单元2的输出口和系数d1，n连接，以此类推，一直到
乘法单元N+n的两个入口分别与第一级中加法阵列n的输出口和系数d1，n
连接；一个加法阵列n+1；该加法阵列n+1的n个输入口分别与乘法单
元N+1至乘法单元N+n的输出口连接；并且该加法阵列n+1实现n个
输入数的相加，然后产生一个输出结果；其它模块在结构上完全相同，
所有输入也完全相同，只是本地的存储系数不同，因而输出结果也不同。
其中第一级经过复用执行每个码序列的匹配操作中相同的运算部分，
第二级对应完成各个码序列的剩余匹配操作；通过后级部分的扩展来实
现码序列个数可变的匹配任务，在结构上可以拆分重组，在极限情况下，
利用两倍的硬件规模最大可以同时处理n个码序列的匹配任务
其中n为2、4、4 j，j为大于等于2的自然数；
在第二级中，每个码序列对应一个模块；在每个模块内，前面第一
级的n个输出结果与本地的n个系数相乘，所得结果相加后得到相应系
数的匹配结果；不同的码序列只需要对第二级进行扩展，增加相应码序
列的运算单元，匹配滤波器组的并行处理能力取决于第二级的规模。
其中在第一级中：N个输入数据首先与N个系数相乘，所得结果分
为n组，每相隔n-1的数为一组，然后相加，共得到n个相加结果。
其中有限冲击响应直接实现形式数字电路结构。
其中有限冲击响应转置实现形式数字电路结构。
具体实施方式
首先请参阅图1、图2，图1所示是基于FIR直接形式实现的常规
匹配滤波器；图2所示是基于FIR转置形式实现的常规匹配滤波器；由
多个匹配滤波器组合成的滤波器组(图3所示)利用其强大的并行处理
能力获得非常优异的数字信号处理性能，并具有工作速度快的优点。当
用常规匹配滤波器来实现码的并行捕获时，其电路实现存在功耗大、占
芯片面积大等缺点。对于匹配滤波器的设计和实现已经研究了很多年，
也提出了多种实现方案，分别从系统结构、电路结构和版图级对匹配滤
波器进行了精简和优化；但是对于匹配滤波器组的实现来说，这些结果
还远远不能达到实际所需要求。
对于输入信号x(t)，常规匹配滤波器的数学关系可以表示为：
X ( t ) = Σ i = 1 n 2 c k ( i ) × x ( t - i ) - - - - ( 1 ) ]]>
其中，ck是滤波器的系数，x(t)为采样后获得的输入信号。
针对基于零相关区间的码分多址通信系统，在图3所示的匹配滤波
器组中，各滤波器的系数(Ck＝{ck，8(l-1)+m}，其中l，m取值为1～n)存在如
下关系：
c k , 8 ( l - 1 ) + m = c 8 ( l - 1 ) + m p d k , m - - - - ( 2 ) ]]>
其中k取值为1～n。
基于系统算法，其码捕获的数字滤波算法表示为：
X k ( t ) = Σ l = 1 n Σ m = 1 n c k , 8 ( l - 1 ) + m × x [ t - [ 8 ( l - 1 ) + m ] ] ]]>
= Σ m = 1 n d k , m Σ l = 1 n c 8 ( l - 1 ) + m P x [ t - [ 8 ( l - 1 ) + m ] ] ]]>
= Σ m = 1 n d k , m X ′ ( m , t ) - - - - ( 3 ) ]]>
其中
X ′ ( m , t ) = Σ l = 1 n c 8 ( l - 1 ) + m P x [ t - [ 8 ( l - 1 ) + m ] ] - - - - ( 4 ) ]]>
基于以上系统算法，本发明利用完全互补码的码特性，对匹配滤波
器组的结构进行了改进，使匹配滤波器组的结构分为前后两级。图4所
示是可拆分重组的精简匹配滤波器组结构图，其中在第一级完成公式
(4)数据运算操作，利用第一级的运算结果，在第二级完成滤波算法
(公式(3))的剩余运算操作，这样匹配滤波器组的规模大大减少，这
就是本发明的系统结构来源。
本发明中的精简结构匹配滤波器组通过后级部分的扩展来实现码序
列个数可变的匹配任务，在结构上可以拆分重组，在极限情况下，利用
两倍的硬件规模最大可以同时处理n个码序列的匹配任务(其中n为2、
4、4j，j为大于等于2的自然数)。图5所示是一个N为16(n为4)
的匹配滤波器组结构图，通过第二级的扩展可以同时处理4个码序列的
匹配任务。
图3所示的匹配滤波器组表示了本发明的外部使用特性，虚框中的
模块是图4所示结构的功能表示。两者的区别是：当采用常规匹配滤波
器时，其并行处理能力受限于整个硬件的实现规模；而采用本发明中的
可拆分重组的精简匹配滤波器组则大幅度降低了这种限制，其扩展可以
非常方便的得以实现。
图4所示的可拆分重组的精简匹配滤波器组系统结构图分为前后两
级，其中第一级和第二级分别如图中的两个虚框所示，n为2、4、4j
(j为大于等于2的自然数)；图中表示了在极限情况下利用两倍的硬件
规模处理n个码序列的匹配任务的结构图。
图5所示是一个N为16(n为4)的匹配滤波器组结构图，在第一级
中，16个输入数据(存储在寄存器1到寄存器16中)首先分别与1
6个系数(系数c1p至系数c16p)相乘，所得结果分为4组，每相隔4的数
为一组，然后相加，共得到4个相加结果；详细连接关系如图中所示。
在第二级中，可分为4个运算模块，每个码序列对应一个运算模块。在
每个运算模块内，前面第一级的4个输出结果与4个系数(系数d1，1至系
数d1，4)相乘，所得结果相加后得到相应系数的匹配结果。不同的码序列
只需要对第二级进行扩展，增加相应码序列的运算模块，匹配滤波器组
的并行处理能力取决于第二级的规模；
本发明是一种可拆分重组的精简匹配滤波器组，用两倍规模的硬件
同时处理n个码组的匹配任务，具有功耗低、占用芯片面积小、速度快
的优点(参阅图4)，图4是高速精简匹配滤波器组系统结构图。
实现方式一：对照图5，一种具体实施例如下(数字电路实现方式)，
其中的n为4；
首先，输入数据被存储存储在寄存器1到寄存器16中，所有寄存
器依次顺序连接，数据在每个时钟单位都进行移位；然后所有寄存器的
输出分别与乘法单元1至乘法单元16相连接，并分别与系数cip(i＝1，
2，……，16)进行乘法运算，对于一位的系数cip(＝±1)，乘法
运算可以合并到加法阵列中，用求反运算代替(具体实现方式取决于电
路的结构)。前面部分的运算完成后，所得结果分为4组，由4个加法阵
列(加法阵列1至加法阵列4)进行加法求和运算；在分组时，要按照
每相隔4的数为一组；其中加法阵列1的4个输入口分别与乘法单元1、
乘法单元5、乘法单元9和乘法单元13的输出口连接；加法阵列2的
4个输入口分别与乘法单元2、乘法单元6、乘法单元10和乘法单元
14的输出口连接；以此类推。每个加法阵列分别实现4个数的相加，
并产生一个输出结果。加法阵列可以用简单的多位加法器实现，也可以
用华莱士树结构的加法阵列单元来实现。加法求和运算完成后所得结果
进入第二级。
在第二级中，对于第一个运算模块，如图5中第二级的第一个虚框
所示，所有4个输入数据分别与4个乘法单元(乘法单元17至乘法单
元20)相连接，并与4个系数(系数d1，1至系数d1，4)相乘(有关乘法的
实现与第一级完全相同)，然后输出结果进入一个加法阵列5进行求和，
该加法阵列5实现4个输入数的相加，然后产生一个输出结果；该加法
阵列5的实现方式也同第一级的加法阵列一样。最后的求和结果便是第
一个匹配滤波器的输出(图中的输出1)。对于其它3个模块在结构上完
全相同，所有输入也完全相同，只是本地的4个存储系数不同。
同时需要说明的是，以上实现方式对于不同的n值(n为2、4、4
t，其中t为大于等于2的自然数)，结果完全相同。
实现方式二：采用类似图2所示的有限冲击响应(FIR)转置实现形
式数字电路结构，其优点是在专用集成电路设计中加法阵列为自然的流
水线结构，是一种高速滤波器实现方式。
实现方式三：采用低功耗数字电路结构，第一级中输入数据用基于
寄存器页方式的存储器存储，输入数据不移位，采用第一级中的匹配系
数c1p至cNp和第二级中的系数d1，1至d1，n在每个时钟单位顺序移位的方式来实
现匹配操作，其优点是在专用集成电路设计中可以大幅度降低电路功耗。
这种实现方式具有低功耗的优点。
发明的可拆分重组的精简匹配滤波器组具有完全并行处理能力而硬
件实现规模很小的优点，采用两级结构，用两倍规模的硬件同时处理n
个码组的匹配任务(其中n为2、4、4t，t为大于等于2的自然数)，
工作速度快、功耗低、芯片面积小。