静电放电箝制电路 【技术领域】
本发明涉及一种静电放电箝制电路(Electrostatic discharge clampcircuit)，特别是关于利用深N井(deepN-well)来形成纵向NPN双接面晶体管来进行静电放电的静电放电箝制电路。
背景技术
为了构成高电路集积密度并达到预期的功能，缩小尺寸的金氧半场效晶体管(MOSFET)已使用于先进的集成电路技术中。但为了符合固定的场比(fieldscaling)需求，在许多集成电路技术中亦将工作电压(power supply voltage)比例地降低。因此，在计算机架构中需具备接口(interface)来连接具有不同工作电压的半导体芯片(semiconductor chip)或子系统(sub-system)。由于具有混合的工作电压，芯片之间接口的I/O电路必须具备避免电压过高(overstress)以及防止不宜的漏电流路径(current leakage path)的功能。静电放电(electrostatic discharge，以下简称ESD)防护电路亦必须满足相同的接口状态与限制。
图1显示习知具有ESD箝制电路(clamp circuit)的集成电路架构图。如该图所示，一般的集成电路10包含有输入接点(input pad)11、输出接点(outputpad)13、内部电路(internal circuit)12、输入接点箝制电路(clampcircuit)14、输出接点箝制电路15、静电放电电路16、以及ESD侦测电路17。内部电路12、输入接点箝制电路14、输出接点箝制电路15、静电放电电路16、以及ESD侦测电路17都跨接于工作电压VDD与VSS之间。输入接点箝制电路14一般包含两个串接的二极管Dp1、Dn1、以及一个电阻R1，且输入接点11经由电阻连接于二极管Dp1、Dn1之间，并连接至内部电路12。而输出接点箝制电路15一般包含一PMOS晶体管、一NMOS晶体管、以及两个二极管Dp2、Dn2。
静电放电电路16与ESD侦测电路17则用来保护该集成电路10不受静电破坏。亦即，当有静电经由接点(pad)、电压源(VDD、VSS)等灌入集成电路10时，ESD侦测电路17会触发静电放电电路16，使静电电流经由静电放电电路16流出，而不会破坏内部电路12。
图2显示一般用于静电放电电路的剖面图。如图2所示，一般静电放电电路16的NMOS晶体管161是形成在P型基材162上。因此，该静电放电电路16的静电电流是由正工作电压VDD经由漏极(drain)163流入NMOS晶体管161，而从NMOS晶体管161的源极(source)164流出，而经由负工作电压VSS排出，同时，该NMOS晶体管161是由闸极165触发。一般NMOS晶体管161需设计成大面积，以便将静电电流快速排出。但此种设计皆有无法均匀导通(uniformturn on)与可靠性(reliability)不佳的困扰，而且漏电电流(leakage current)较大。
【发明内容】
有鉴于上述问题，本发明的目的是提供一种可均匀导通、可靠性高、漏电电流小的静电放电箝制电路。
本发明的静电放电箝制电路是由如下技术方案来实现的。
方案一
一种静电放电箝制电路，包含：
一ESD侦测电路，是电连接于一第一工作电压与一第二工作电压之间，用来侦测前述第一工作电压与前述第二工作电压之间的一静电，并产生一触发电压；以及
一NPN双载子接面晶体管，是电连接于前述第一工作电压与前述第二工作电压之间，并经由前述触发电压的触发而导通，藉以让前述静电地电流从前述第一工作电压流至前述第二工作电压；其特征是：
前述NPN双载子接面晶体管是形成于一P型基材上，且前述NPN双载子接面晶体管包含：
一深N井区域，是形成于前述P型基材上；
一P型井区，是形成于前述深N井区域上的部分区域；
一N型井区，是形成于前述深N井区域上的前述P型井区的周围；
一第一N+区域，是形成于前述P型井区上的部分区域，且前述第一N+区域是电连接于前述第一工作电压；
一P+区域，是形成于前述P型井区上的前述第一N+区域的周围，且前述P+区域是电连接于前述触发电压；以及
一第二N+区域，是形成于前述N型井区上，且电连接于前述第二工作电压。
所述的静电放电箝制电路，其特征是：前述N型井区是包围前述P型井区。
所述的静电放电箝制电路，其特征是：前述P+区域是包围前述第一N+区域。
所述的静电放电箝制电路，其特征是：前述第二N+区域是包围前述P+区域。
所述的静电放电箝制电路，其特征是：前述第一工作电压是高于前述第二工作电压。
方案二
一种静电放电箝制电路，该静电放电箝制电路介于集成电路的一第一工作电压与一第二工作电压，包含：
一ESD侦测电路，是电连接于前述第一工作电压与前述第二工作电压之间；以及
一静电放电电路，是包含一纵向NPN双载子接面晶体管，且位于一P型基底上，该静电放电电路是电连接于前述第一工作电压与前述第二工作电压之间；其特征是：
其中前述纵向NPN双载子接面晶体管由前述ESD侦测电路所驱动，并包含：
一深N井区域，是形成于前述P型基材上；
一P型井区，是形成于前述深N井区域上的部分区域；
一N型井区，是形成于前述深N井区域上的前述P型井区的周围；
一第一N+区域，是形成于前述P型井区上的部分区域，且该第一N+区域是电连接于前述第一工作电压；
一P+区域，是形成于前述P型井区上的前述第一N+区域的周围，且该P+区域是电连接于前述触发电压；以及
一第二N+区域，是形成于前述N型井区上，且电连接于前述第二工作电压。
所述的静电放电箝制电路，其特征是：前述N型井区是包围前述P型井区。
所述的静电放电箝制电路，其特征是：前述P+区域是包围前述第一N+区域。
所述的静电放电箝制电路，其特征是：前述第二N+区域是包围前述P+区域。
所述的静电放电箝制电路，其特征是：前述第一工作电压是高于前述第二工作电压。
本发明的静电放电箝制电路，包含一ESD侦测电路，以及一纵向NPN双载子接面晶体管，用来箝制集成电路的工作电压的范围。该NPN双载子接面晶体管是形成于一P型基材上，且该NPN双载子接面晶体管包含：一深N井区域，是形成于P型基材上；一P型井区，是形成于深N井区域上的部分区域；一N型井区，是形成于深N井区域上的P型井区的周围；一第一N+区域，是形成于P型井区上的部分区域，且该第一N+区域是电连接于第一工作电压；一P+区域，是形成于P型井区上的第一N+区域的周围，且该P+区域是电连接于触发电压；以及一第二N+区域，是形成于N型井区上，且电连接于第二工作电压。
本发明地优点在于：
由于该纵向NPN双载子接面晶体管利用深N井区域隔离P型井区与P型基材，可降低漏电电流，且提高电流增益。
以下列举具体实施例并结合附图详细说明本发明静电放电箝制电路。
【附图说明】
图1显示习知具有ESD箝制电路的集成电路架构图。
图2显示一般静电放电电路的双井区域的NPN双载子接面晶体管的剖面图。
图3显示本发明具有深N井结构的ESD箝制电路。
图4显示本发明静电放电电路的三井区域的纵向NPN双载子接面晶体管的剖面图。
图5显示图4的集成电路中的静电放电电路的纵向NPN双载子接面晶体管的上视图。
图6为本发明静电放电电路的特性。
图7显示本发明静电放电电路在0.18制程中，射极尺寸为2um*2um时的基极电压与射极电流的特性关系图。
图8显示本发明静电放电电路在0.18制程中，射极尺寸为2um*2um时的射极电流与电流增益的特性关系图。
图9显示本发明静电放电电路在0.18制程中，射极尺寸为2um*2um时的射极电压与射极电流的特性关系图。
【具体实施方式】
图3显示本发明具有深N井结构的ESD箝制电路。如该图所示，本发明具有深N井结构的ESD箝制电路50包含一具有深N井结构的静电放电电路30以及一ESD侦测电路17。该静电放电电路30与ESD侦测电路17是应用于集成电路芯片，并跨接于集成电路芯片的第一工作电压VDD与第二工作电压VSS之间，藉以保护第一工作电压VDD与第二工作电压VSS之间的内部电路51不受静电破坏。该静电放电电路30提供静电放电的路径，藉以在静电灌入该集成电路芯片时，将静电电流排出。ESD侦测电路17为习知的侦测电路，不再重复说明。
图4显示本发明图3的静电放电电路的三井区域(Tripe-well)的纵向PNP双载子接面晶体管的剖面图。本发明静电放电电路30与习知静电放电电路16(如图2所示)的差别是本发明静电放电电路30是一种具有深N井的结构。如图4所示，该静电放电电路30是在P型基材(P substrate)31上形成一深N井区32，并于该深N型井区32上约中央位置形成一P型井区35，以及在深N型井区32上的P型井区35周围形成一N型井区34。另外，在P型井区35的上方约中央位置形成一N+型区域40，并于P型井区35的上方的N+型区域40周围形成P+型区域39。再者，在N型井区34上方形成一N+型区域38。N+型区域40电连接于正工作电压VDD、N+型区域38电连接于负工作电压VSS、以及P+型区域39电连接于触发电压VB。当然，在N型井区34周围还形成一圈P型井区33，以及在N+型区域38周围形成一圈隔离浅沟(shallow trenchisolation，STI)37。
因此，如图4的集成电路中的静电放电电路的剖面图，N+型区域40、P型井区35、以及深N井区32构成一纵向NPN双载子接面晶体管(BJT)42。所以，当有静电灌入正工作电压VDD的接点时，ESD瞬间侦测电路17的触发电压VB会提高，使该NPN双载子接面晶体管42导通，而将静电电流从工作电压VDD的接点经由N+型区域40、P型井区35、深N井区32、N型井区34、以及N+型区域38流入负工作电压VSS的接点，而将电流导出集成电路。一般的静电放电电路(如图2所示)，其静电电流是横向流动；反之，本发明的静电电流是纵向流动。所以，本发明纵向NPN双载子接面晶体管42的电流增益(current gain)远大于习知晶体管的电流增益，并且可避免无法均匀导通与可靠性不佳的问题。
图5显示图4的集成电路中的静电放电电路的上视图。如该图所示，静电放电电路30包含了中央位置的N+型区域40、第二层的P+型区域39、以及第三层的N+型区域38。N+型区域40与第二层的P+型区域39形成于P型井区35上，而第三层的N+型区域38形成于N型井区34上。而N型井区34与P型井区35则形成于深N井区32上。由图5可了解到，N+型区域40为纵向NPN双载子接面晶体管42的射极(emitter)，且电连接于正工作电压VDD；第二层的P+型区域39为纵向NPN双载子接面晶体管42的基极(base)，且电连接于触发电压VB；以及第三层的N+型区域38为纵向NPN双载子接面晶体管42的源极(source)，且电连接于正负作电压VSS。
图6为本发明静电放电电路的特性。从该图可以了解到，本发明的纵向NPN双载子接面晶体管42的各极之间的崩溃电压均大于6V，且电流增益均大于20。而且，由于深N井区域隔离了漏电电流(leakage current)对于P型基材31的路径，所以本发明纵向NPN双载子接面晶体管42的漏电电流可降至最低。
图7显示本发明静电放电电路在0.18制程中，射极尺寸为2um*2um时的基极电压与射极电流的特性关系图，其中横轴为基极电压，单位为伏特(V)，而纵轴为射极电流，单位为安培(A)。图8显示本发明静电放电电路在0.18制程中，射极尺寸为2um*2um时的射极电流与电流增益的特性关系图，其中横轴为射极电流，单位为安培(A)，而纵轴为电流增益，单位为Beta。图9显示本发明静电放电电路在0.18制程中，射极尺寸为2um*2um时的射极电压与射极电流的特性关系图，其中横轴为射极电压，单位为伏特(V)，而纵轴为射极电流，单位为uA。
以上虽以实施例说明本发明，但并不因此限定本发明的范围，只要不脱离本发明的要旨，该行业者可进行各种变形或变更。