背景校正的主动内差式数据转换电路 【技术领域】
本发明涉及一种以主动内差配合归零校正数据转换电路(Analogue toDigital Converter)。
背景技术
以数字式讯号来传播、处理及储存数据，是现今信息产业重要的基础。基本上数字式的讯号是由高位状态(High)及低位状态(Low)两种状态组成，所以有较高的噪声容忍度；在信息处理方面也可以采用模块化的设计方式，故数字式的讯号已成为现今信息产业发展的主轴，而针对数字讯号的传输、处理及储存的方式及各种相关电路，更是信息产业研发的重点。
但各种讯号的本质皆是连续变化的模拟式讯号。譬如人的声音、大自然的光影等，都是模拟式的声光讯号；要将模拟式的讯号以数字的方式来处理，就需要能将模拟式讯号转换成数字式讯号的数据转换电路。尤有甚者，甚至连数字式讯号本身都是模拟式地连续讯号。这是因为在数字讯号中，当讯号的波形要改变时(例如由高位状态改变至低位状态)，都会有一瞬时，并会引进诸如上升时间(rise time)或是下降时间(fall time)等讯号过渡的期间，使数字讯号的波形不是完美的方波波形。数字式讯号高低位状态间互相交换的频率更高，将使得数字式讯号更不理想。在处理这种特性不理想的数字式讯号时，需使用模拟至数字式的数据转换电路，以重建出特性较为理想的数字式讯号。在这种用途下，数据转换电路也必须要能更快速地连续运作，以便能以实时(real time)的方式重建出高频率的数字式讯号。
请参考图1，其为典型快闪式模拟至数字数据转换电路10的示意图，用来将模拟输入讯号Vin转换成对应的数字讯号。数据转换电路10中有分压电路12，多个(图1中的例子有八个)比较单元14与编码(encoding)电路16。分压电路12中有多个电阻如Ra、Rb及Rc，用来将直流偏压Vdc分压，并在各节点产生出电压值不同的参考电压Vr1至Vr8。各比较单元14包括放大器18与锁定电路19。放大器18，分别接收分压电路12所产生的参考电压与输入讯号Vin，并放大两输入讯号间的差异，来产生对应的讯号至锁定电路19。锁定电路19会在时钟vclock的触发下，将放大器18输出的讯号对应地转换成高位状态或低位状态的数字讯号，并将该数字讯号输出至编码电路16。编码电路16会将各比较单元14产生的数字讯号进一步处理(如错误更正)与编码。
请参考图2，其为数据转换电路10运作时，时钟vclock、各比较单元产生的数字讯号与输入讯号Vin的波形时序图。图2的横轴为时间。当模拟的输入讯号Vin输入至数据转换电路10时，放大器18会将输入讯号Vin与相对应参考电压比较；并将比较结果输出至锁定电路19。锁定电路19会依照比较的结果，配合时钟vclock的触发而输出高位状态(以「1」代表)或低位状态(以「0」代表)的数字讯号。譬如在时间t1，输入讯号Vin小于参考电压Vr1及Vr2，但大于参考电压Vr3至Vr8。当时钟vclock以负缘(在图中标示有箭头处)触发锁定电路19时，各锁定电路19会分别输出数字讯号0、0、1、1、1、1、1、1。藉上述这种方式，在时间t1时，输入讯号Vin会被转换成数字讯号(0，0，1，1，1，1，1，1)。编码电路16可进一步将上述数字讯号编码(如编成011)。
由上述描述可知，要能正确地将模拟的输入讯号转换至数字讯号，各放大器必须要能正确地反应分别输入讯号Vin与参考电压间的关系。但在实际电路中，各比较单元会因为组件特性的不理想与不匹配而产生偏移(offset)电压。如此一来，比较单元实际上是将输入讯号Vin加上该偏移电压再与参考电压相比，而不是在理想工作情形下将输入讯号Vin与参考电压相比。如果各比较单元有不同偏移电压，更会影响数据转换电路10，使其不能正确地转换讯号。
为了校正各比较单元中的偏移电压，已知技术提出归零校正(auto-zeroing)，以克服偏移电压的缺点。请参考图3，其为已知的数据转换电路20。数据转换电路20有一分压电路22，提供参考电压Vr1至Vr4；四个比较单元24A至24D；辅助电路26A及26B；以及编码电路28。比较单元24A至24D的基本结构相同。比较单元24A中有四个电路开关SP1、SP2、SP3及SP4，单端输出、双端差动输入的差动放大器Ka、电容C0及锁定电路Ja。开关SP1至SP4由控制讯号vc1及其反相讯号(以上标横线来代表反相)控制。放大器Ka有由开关SP3控制的回馈电路，电连于输入端P11及输出端P12；放大器Ka的另一输入端则电连至共模电压(common modevoltage)V0。锁定电路Ja则由时钟vclock来触发；而各比较单元间还电连有电阻Rc。
数据转换电路20的原理如下。放大器将输入讯号Vin与参考电压相比，并将比较结果输出至锁定电路，由锁定电路依时钟vclock的触发产生数字讯号。为了要补偿放大器的偏移电压，各比较单元中的开关会适时导通或断路，使对应的比较单元在比较状态与归零状态间切换。如图3中的比较单元24C，就处在归零校正状态中。请注意比较单元24C中的各开关可使放大器Kc的回馈电路导通；电容C0也电连至对应的参考电压Vr3。此时在比较单元24C中，参考电压Vr3会通过开关SP2对电容C0充电；放大器Kc也会因回馈电路的导通而在节点P31形成对共模电压V0的闭回路(closed loop)虚拟接地(virtual ground)，而这会使电容C0中充进的电荷不仅与参考电压Vr3有关，也会充进足以补偿放大器Kc偏移电压的电荷，达到归零校正的目地。
各比较单元在结束归零状态下的归零校正后，就会切换至比较状态，将输入讯号Vin与参考电压比较，并由锁定电路输出对应数字讯号。如图3中的比较单元24A，就在比较状态下。请注意在比较单元24A中，回馈电路会因开关SP3开路而不导通，让放大器Ka变成开回路状态；此时藉开关SP1电连至电容C0的输入讯号Vin会因耦合而改变电容C0两端的电压。因为电容C0在归零状态下已充入对应于参考电压的电荷，在节点P11的电压等效上就对应于输入讯号Vin与参考电压比较的结果。此比较的结果会由放大器Ka反应至节点P12，由导通的开关SP4输出至锁定电路Ja，并依时钟vclock的触发转换成数字讯号，达到将输入讯号Vin与参考讯号比较并转换的目的。
请继续参考图4。图4为数据转换电路20中控制各比较单元中开关的控制讯号vc1至vc4及时钟vclock的时序图；图4的横轴即为时间。在控制讯号vc1至vc4中，高位状态的讯号会使其对应控制的开关导通；低位状态的讯号会使其对应控制的开关开路而不导通。时钟vclock的负缘会触发锁定电路锁定数字讯号。正处于时间t2时，控制讯号vc3的高位状态会控制比较单元24C中的各开关，使比较单元24C处于归零校正的归零状态下(即图中标示为Tz的期间)。同时，为低位状态的控制讯号vc1、vc2及vc4会分别使比较单元24A、24B及24D都在比较状态下，以便将输入讯号Vin与各比较单元的参考讯号比较并进行模拟至数字讯号的转换。
在时间t2时，数据转换电路20只有三个比较单元在正常地比较讯号，而比较单元24C则在进行归零校正，无法提供输入讯号Vin与参考讯号Vr3比较的结果。这时比较单元24B与比较单元24D会用电阻Rc的电连，内插出比较单元24C的比较结果，以代替此时尚在归零状态下的比较单元24C。此内插工作的原理可参考图5的说明。请参考图5。图5为比较单元24B至24D中放大器K1转移曲线的示意图，图5的横轴为放大器K1以差动方式输入的输入电压；纵轴则是放大器K1的输出电压。转移曲线TP2至TP4分别是比较单元24B至24D中放大器的转移曲线；电压Vk则是触动锁定电路K2转变输出数字讯号状态的标准(也就是说，当放大器输出的电压大于或小于电压Vk，对应的锁定电路K2就会分别输出高低位不同状态的数字讯号)。
由图3中可知，当比较单元24C在归零状态时，锁定电路Jc的输入(亦即节点33的电压)会由放大器Kb及Kd的输出(亦即电压)来决定。也就是说，当比较单元24C在归零状态时，比较单元24C在电压是放大器Kb及Kc两者输出电压的内插值。此时在节点P33的电压特性，就是由放大器Kb及Kc两者的转移曲线TP2及TP4沿纵轴平均而得。请再度参考图5；图5中的箭头27即用来表示转移曲线TP2及TP4沿纵轴平均的关系而得到另一转移曲线TP3z的情形。若放大器Kc及Kd的转移曲线TP2与TP4线性程度良好，且参考电压Vr3是参考电压Vr2及Vr4两者的平均(可设计分压电路12产生此关系)，转移曲线TP2及TP4平均出来的另一转移曲线TP3z会恰与电压Vk相交于横轴的参考电压Vr3处。
由以上讨论可知，当比较单元24C在归零状态时，由放大器Kb及Kc两者经由电阻Rc平均而得的转移曲线TP3z会取代放大器Kc原有的转移曲线TP3。虽然转移曲线TP3z与转移曲线TP3并不相同，但只要转移曲线TP3z能与纵轴的电压Vk相交于横轴的参考电压Vr3，在节点P33的转移曲线TP3z就能驱动锁定电路Jc(也就是说，当节点P33的电压大于或小于电压Vk，对应的锁定电路Jc就会分别输出高低位不同状态的数字讯号)。即使当比较单元24C在归零状态下而无法将输入讯号Vin与参考电压Vr3比较，仍可由其相邻比较单元的内插得到比较结果。由图4中可知，已知的数据转换电路20在任一时间内只有一个比较单元在归零状态下；而归零状态下的比较单元的比较结果是由相邻两个比较单元经由电阻网络(由电阻Rc组成)内插而得(若比较单元24A/24D在归零状态，则由辅助电路26A/26B与比较单元24B/24C内插出比较结果)。
已知的数据转换电路20在将模拟讯号转换成数字讯号的同时，还能逐一对每一个比较单元进行归零校正；而在单一比较单元进行归零校正时，其它的比较单元会以电阻网络的内插替代该比较单元的比较功能，进而维持数据转换电路20的完整转换功能。然而，当电阻网络会和数据转换电路20中的各种寄生电容交互作用，产生瞬时效应；当比较单元通过此电阻网络产生替代的比较结果时，会因瞬时有讯号上的延迟，使已知数据转换电路20的工作频率(实时钟vclock的频率)无法提升。电阻Rc的电阻网络也会增加电路复杂度，以及设计、生产与制造的时间与成本。另外，各放大器的转移曲线要有较大的线性范围，才能正确地内插出另一比较单元的转移曲线。以图5中的例子来说，转移曲线TP2及TP4至少要在参考电压Vr3的附近有良好的线性，才能正确地平均出与电压Vk相交于参考电压Vr3的转移曲线TP3z。但是，如本领域的技术人员所知，转移曲线TP2及TP4只有在曲线的中心处(分别在参考电压Vr2及Vr4)附近有较佳的线性程度；若转移曲线TP2及TP4在参考电压Vr3附近没有较佳的线性，转移曲线TP2及TP4内插出来的曲线TP3z就不会与电压Vk相交于参考电压Vr3处，曲线TP3z也不能正确地代替转移曲线TP3。此外，数据转换电路20中各比较单元是逐一进行归零校正，所以每个比较单元的控制讯号都不同(如图4中所示，四个比较单元就要有四个控制讯号)，会增加电路设计制造的负担。
【发明内容】
因此，本发明的主要目的在于提供一种主动内插、交替归零校正的数据转换电路，以解决已知技术的缺点。
为了实现本发明的目的，本发明提供了一种数据转换电路，用来转换一输入讯号为一数字讯号，该数据转换电路包含有：n个比较单元，用来分别比较该输入讯号与n个参考讯号以产生该数字讯号，每一比较单元包含有一正输出端用来输出一正输出讯号以及一负输出端用来输出一负输出讯号，该数字讯号是由该n个比较单元的正输出讯号以及负输出讯号以差动方式产生；以及n个开关电路，分别电连接于该n个比较单元的正输出端与负输出端，对应一kth比较单元的kth开关电路分别电连接于(kth-1)比较单元的正输出端与(kth+1)比较单元的负输出端；其中当该kth比较单元执行一校正归零操作时，该kth开关电路依据该(kth-1)比较单元的正输出讯号以及该(kth+1)比较单元的负输出讯号所产生的内插值输出对应该内插值的数字讯号。
本发明还提供了一种应用于一数据转换电路以转换一输入讯号为一数字讯号的方法，该数据转换电路包含有：n个比较单元，用来分别比较该输入讯号与n个参考讯号以产生该数字讯号，每一比较单元包含有一正输出端用来输出一正输出讯号以及一负输出端用来输出一负输出讯号，该数字讯号是由该n个比较单元的正输出讯号以及负输出讯号以差动方式产生；该方法包含有：当一kth比较单元执行一校正归零(auto-zeroing)操作时，使用一(kth-1)比较单元的正输出讯号以及一(kth+1)比较单元的负输出讯号来产生一内插讯号以代替对应kth比较单元的数字讯号；其中当该(kth-1)比较单元的正输出讯号小于该(kth+1)比较单元的负输出讯号时，设定该内插讯号对应一第一数字值，以及当该(kth-1)比较单元的正输出讯号大于该(kth+1)比较单元的负输出讯号时，设定该内插讯号对应一第二数字值。
【附图说明】
图1为一典型数据转换电路的示意图。
图2为图1的相关讯号的波形时序图。
图3为已知数据转换电路的示意图。
图4为图3的相关控制讯号及时钟的时序图。
图5为图3的相关转移曲线图。
图6为本发明第一种数据转换电路的示意图。
图7为本发明的相关控制讯号及时钟的时序图。
图8为图6中各比较单元的转移曲线图。
图9为图6中比较单元内插的相关转移曲线图。
图10为图6中数据转换电路在另一运作状态时的示意图。
图11为图10中比较单元内插的相关转移曲线图。
图12为本发明第二种数据转换电路的示意图。
图13为图12所示的输出单元的示意图。
图14为图12与图13所示的比较单元的转移曲线示意图。
附图符号说明
30、60 数据转换电路 32、62 分压电路
32A、32B、偏压电路 34A、34B、比较单元
63A、63B 34C、34D、
64a、64b、
64c、64d
36A、36B 辅助电路 38 编码电路
40a、40b、锁定电路 66 输出单元
40c、40d
68 内插单元 70a、70b、锁定电路
70c、70d、
70e
72 编码电路
【具体实施方式】
请参考图6，其为本发明第一种数据转换电路30的示意图。数据转换电路30是差动模式的模拟至数字式数据转换电路，换句话说，数据转换电路30是将两个模拟式输入讯号(Vin+、Vin-)的差转换成数字讯号。数据转换电路30有分压电路32、多个比较单元(图6中绘出四个比较单元34A至34D做为代表；本质上可以有更多的比较单元)、辅助电路36A及36B，以及编码电路38。为实现差动模式，分压电路32以电阻及偏压电路32A、32B产生出参考电压Vr1a至Vr4a、Vr1b至Vr4b。至于产生参考电压的分压电路32为已知的技术故不予赘述。
各个比较单元的结构相同。比如，比较单元34B中有八个开关S1至S8；各由控制讯号AZ1、Az、AZ2来控制(比较单元34A及34C中的开关则由控制讯号AZ1a、AZ2a及Az的反相讯号来控制)。开关S1至S8可以是晶体管或传输门(transmission gate)。比较单元34B有差动式放大器Qb，其有两差动输入端及互为反相的正负输出端42B及42A。放大器Qb的两组输出入端之间各有回馈电路，分别由开关S5及S6控制。放大器Qb的两输入端分别电连于电容C；各电容C的另一端由开关控制而电连至参考电压或输入讯号之一。比较单元34B还有锁定电路40b，用来依照时钟vp锁定放大器Qb的输出并产生对应的数字讯号。为配合放大器Qb的差动式输出，锁定电路40b也是差动式驱动。换句话说，如果输入端44A的输入大于输入端44B的输入，锁定电路40b就会输出，比如高位数字讯号；反之，则会输出低位状态。最后，请注意各比较单元中的锁定电路间尚有电连途径；如锁定电路40b的输入端44A电连至另一锁定电路40a的输入端；锁定电路40b的另一输入端44B电连至锁定电路40c的输入端。
请参考图7，其为控制讯号Az、AZ1、AZ2、AZ1a、AZ2a及时钟vp的时序图，图7的横轴即为时间。各控制讯号在高位状态时控制对应的开关导通，在低位状态时则使对应的开关不导通。以图6为例，数据转换电路30就是在时间t3时的状态。请再度参考图6。在时间t3，控制讯号Az控制的开关不导通，故比较单元34B及34D的放大器Qb及Qd的回馈路径都会导通形成闭回路，上述两比较单元的电容C也会电连至参考电压Vr2a、Vr2b、Vr4a及Vr4b)；放大器Qb及Qd的输出也不会电连至锁定电路40b及40c。此时比较单元34B及34D就在归零状态下。在归零状态下的比较单元会在各比较单元的电容C中充入对应于参考电压的电荷，也会因放大器导通的回馈路径在电容C中充入足以抵销各放大器偏移电压的电荷。请注意在图7的时序图中，当控制讯号Az进入低位状态后，比较单元34B及34D进入归零校正状态，但控制这两个放大器的回馈电路的开关先导通(即控制讯号AZ2先升至高位状态)对电容C充入抵销偏移电压的电荷，稍后控制讯号AZ1才升至高位状态将电容C电连至参考电压，以将参考电压对应的电荷充入电容C中。
相对于正在进行归零校正的比较单元34B及34D，比较单元34A及34C则在比较状态下。此时受控制讯号AZ2a控制的开关开路而不导通放大器Qa及Qc的回馈电路，使两放大器都在开路状态；受控制讯号Az的反相讯号控制的开关S3及S4也分别将不同的电容C电连至输入讯号Vin+及Vin-。此时输入讯号耦合至放大器，进行比较，以将差动输入讯号与参考电压相比较，并将比较结果以差动方式输出至对应锁定电路。锁定电路因此产生对应数字讯号，实现将模拟讯号转换成数字讯号的目的。
由以上讨论可知，本发明的数据转换电路30所有的比较单元分为两组而呈交替式排列；在同一时间内有一半的比较单元在归零状态下，另一半的比较单元在比较状态下。为了要维持数据转换电路30的正常转换功能，本发明是以主动式内插的方式，得到归零状态下的比较单元的输出。
至于本发明中主动内插的原理，请先参考图8。图8为放大器Qa至Qd的正负输出端的转移曲线。图8的横轴是各放大器的差动输入电压，纵轴则是输出电压。其中转移曲线T1至T4分别是放大器Qa至Qd正输出端的转移曲线；转移曲线T1i至T4i则分别是放大器Qa至Qd负输出端的转移曲线。横轴标出的参考电压Vr1对应于参考电压Vr1a及Vr1b；以此类推参考电压Vr2、Vr3、Vr4与参考电压Vr2a、Vr2b、Vr3a、Vr3b、Vr4a及Vr4b间的关系。各放大器将差动输入讯号与参考电压比较而产生对应的数字讯号的原理可描述如下。以比较单元34A为例，当以差动输入的输入讯号超过参考电压Vr1时(例如是图8中标出的电压Vd1时)，放大器Qa的负输出端的输出电压(由转移曲线T1i描述)Voi大于正输出端的输出电压(由转移曲线T1描述)Vo。锁定电路40a响应于输出电压Voi、Vo以差动方式而输出，比如高位状态。若放大器Qa的差动输入电压Vd2小于参考电压Vr1时，放大器Qa正输出端的输出电压Vo2反而大于负输出端的输出电压Voi2，锁定电路产生低位状态。
由上面的描述可知，放大器的正负输出端的两转移曲线交会之处，其在横轴对应的电压就是该放大器触动对应的锁定电路改变数字讯号状态的参考电压。接下来请参考图9。图9为比较单元34A与比较单元34C以主动方式内插代替比较单元34B的示意图。图9的横轴及纵轴的意义与图8相同；转移曲线T1、T2、T2i与T3分别是放大器Qa的正输出端、放大器Qb的正输出端、放大器Qb的负输出端与放大器Qc的正输出端的转移曲线。当比较单元34B在归零状态时，放大器Qa的负输出端与放大器Qc的正输出端输入至锁定电路40b的差动输入端(请参考图6中的电连情形)。此时锁定电路40b输出的数字讯号即由放大器Qa的负输出端与放大器Qc的正输出端的输出来决定；而这两个输出端的转移曲线就如图9中的转移曲线T1i及T3所示。只要参考电压Vr2是参考电压Vr1及Vr3的内插(可以设计分压电路32来达到)，转移曲线T1i与T3交会处就会对应于横轴的参考电压Vr2。虽然本发明中以转移曲线T1i及T3交会内插出来的转移特性与原本放大器Qb的转移曲线T2及T2i组合成的转移特性不同，但因对应于放大器Qb的锁定电路40b是以差动方式驱动的，所以只要转移曲线T1i与T3能正确地于横轴交会于参考电压Vr2处，就能使锁定电路40b正确地动作。换句话说，若差动输入讯号大于参考电压Vr2，放大器Qa负输出端的输出电压大于放大器Qb正输出端的输出电压；若此时比较单元34B正在归零状态，接受放大器Qa负输出端与放大器Qc正输出端的锁定电路40b输出高位状态的数字讯号。相对地，若此时差动输入讯号小于参考电压Vr2，放大器Qa负输出端的输出电压小于放大器Qc正输出端的电压，并使锁定电路40b输出低位状态的数字讯号。而这也就是本发明中以放大器Qa、Qc的输出端主动内插(不经由电阻网络的平均)代替归零状态下的放大器Qb的工作情形。
由图6中各开关的电路配置及图7中各开关的控制讯号的时序图可看出，在本发明的数据转换电路30中，同一时间内有一半的比较单元处于进行归零校正状态下；另一半的比较单元则在比较状态下将差动输入的输入讯号与对应各比较单元的控制电压相比较，并以各比较单元中的锁定电路产生对应比较结果的数字讯号。同时这些在比较状态下的比较单元也以主动内插的方式产生归零状态的比较单元的数字讯号。在图6中(相当于图7中标出的时间t3时)，此时比较单元34A、34C在比较状态；另一半的两个比较单元34B及34D则在归零状态下。此时比较单元34B比较的功能由比较单元34A及34C以主动内插的方式来代替；比较单元34D的比较功能则由比较单元34C及辅助电路36B同样地用主动内插的方式来代替。在实际上，辅助电路36B可以是另一个比较单元；在此种设计下，辅助电路36B的电路就如同比较单元34A至34D的电路，但辅助电路36B中锁定电路可以只是一个等效的负载电路，因为辅助电路36B不必产生数字讯号，只要提供其放大器的一输出端的输出以便与比较单元34C用主动内插的方式取代归零状态下的比较单元34D。
请继续参考图10。图10为本发明的数据转换电路30在时间t4时(时间t4标示于图7)的工作情形。此时比较单元34A及34C在归零状态，而比较单元34B及34D在比较状态。比较单元34C的比较功能由比较单元34B及34D以主动内插取代；而比较单元34A的比较功能由辅助电路36A及比较单元34B用主动内插代替。辅助电路36A本质上相同于辅助电路36B。请参考图11。图11为比较单元34B与34D主动内插以代替比较单元34C的比较功能的示意图。图11的图例与图8、图9相同，转移曲线T2、T3、T3i及T4i分别是放大器Qb的正输出端、放大器Qc的正输出端、放大器Qc的负输出端与放大器Qd的负输出端的转移曲线。请注意此时是以比较单元34B中放大器Qb的正输出端与比较单元34D中放大器Qd的负输出端来取代比较单元34C中放大器Qc的正负输出端(请参考图10的电连情形)。虽然主动内插的情形与图9中的情形不同，但只要转移曲线T2及T4i在横轴交会于参考电压Vr3处，转移曲线T2与T4i仍能以差动的方式正确地驱动比较单元34C中的锁定电路40c，以取代原本放大器Qc由转移曲线T3及T3i形成的差动驱动。
请参阅图12，图12为本发明第二种数据转换电路60的示意图。数据转换电路60为差动模式的模拟至数字式数据转换电路，换句话说，数据转换电路60是将两个模拟式输入讯号(Vin+、Vin-)的差转换成数字讯号。数据转换电路60包含有一分压电路62、多个比较单元64a、64b、64c、64d以及一输出单元66。请注意，图12中仅显示四个比较单元64a，64b，64c，64d以便于说明，然而本发明数据转换电路60实际上并未限制比较单元的数量。为了运作于差动模式下，分压电路62以电阻及偏压电路63A、63B产生参考电压Vr1a、Vr2a、Vr3a、Vr4a、Vr1b、Vr2b。由于产生参考电压的分压电路32为已知的技术，因此在此不予赘述。
各个比较单元的结构相同，例如比较单元64b中有八个开关S1至S8，且八个开关S1至S8是由控制讯号AZ1、Az、AZ2来控制，其中比较单元64a及64c中的开关则由控制讯号AZ1a、AZ2a及Az的反相讯号来控制。比较单元64b包含一差动式放大器Qb，其有两差动输入端及互为反相的正负输出端，此外，放大器Qb的两组输出入端之间设置有回馈电路，分别由开关S5及S6控制。放大器Qb的两输入端分别电连于电容C；各电容C的另一端会由开关S3、S4所控制而交替地(alternatively)电连接至一参考电压或一输入讯号。开关S1、S2用来控制参考电压Vr1a、Vr1b是否输入比较单元64b，而开关S7、S8则用来控制放大器Qb的正输出端与负输出端是否电连接至输出单元66的输入端IN3、IN4。如图12所示，放大器Qa的正负输出端分别电连接于输入端IN1、IN2，放大器Qc的正负输出端分别电连接于输入端IN5、IN6，以及放大器Qd的正负输出端分别电连接于输入端IN7、IN8。
请参阅图13，图13为图12所示的输出单元66的示意图。输出单元66包含有一内插单元(interpolating unit)68，多个锁定电路(latch)70a、70b、70c、70d、70e，以及一编码电路(encoding logic)72。内插单元68包含三个差动式放大器Q1、Q2、Q3，且每一差动式放大器Q1、Q2、Q3包含有两对差动输入端，一正输出端，以及一负输出端。锁定电路70a用来依据一时钟Vp纪录对应比较单元64a或比较单元64b的位值(digital bit)b1。同样地，锁定电路70e用来依据同一时钟Vp纪录对应比较单元64c或比较单元64d的位值b5。此外，锁定电路70b、70c、70d分别用来纪录对应差动式放大器Q1、Q2、Q3的位值b2、b3、b4。为了配合差动式放大器Qa、Qb、Qc、Qd、Q1、Q2、Q3的差动输出，每一锁定电路70a、70b、70c、70d、70e亦同样地以差动模式来运作。举例来说，若锁定电路70a的端点A的输入讯号大于锁定电路70a的端点B的输入讯号，则锁定电路70a输出对应一高逻辑电平的位值b1；同理，若锁定电路70a的端点A的输入讯号小于锁定电路70a的端点B的输入讯号，则锁定电路70a便输出对应一低逻辑电平的位值b1。最后，编码电路72便依据所接收的位值b1、b2、b3、b4、b5产生一二进制数值。
请同时参阅图11、图12以及图7。本发明第二种数据转换电路60亦是依据图7所示的时序来运作，若一控制讯号对应高逻辑电平，由该控制讯号所控制的开关便会导通以传递讯号；相反地，若该控制讯号对应低逻辑电平，则相对应开关便无法导通以传递讯号。如图7所示，控制讯号Az、AZ1a、AZ2a在时间t3时对应低逻辑电平，但是控制讯号AZ1、AZ2则对应高逻辑电平，所以比较单元64b、64d便执行归零校正状态，而比较单元64a、64c则在比较状态下。此时受控制讯号AZ2a控制的开关会开路而不导通差动式放大器Qa及Qc的回馈电路，亦即使两差动式放大器Qa及Qc都在开路状态。由于控制讯号Az对应高逻辑电平，因此电容C便电连接至输入讯号Vin+及Vin-。
对于放大器Qa来说，差动的输入讯号Vin+及Vin-分别与先前记录于电容C的参考电压Vr1a及Vr1b进行比较，然后由正输出端与负输出端所输出的讯号便进一步地传递至输出单元66的输入端IN1、IN2。另外，对于放大器Qc来说，差动的输入讯号Vin+及Vin-分别与先前记录在电容C的参考电压Vr2a及Vr2b进行比较，然后由正输出端与负输出端所输出的讯号便进一步地传递至输出单元66的输入端IN5、IN5。当放大器Qa输出的讯号传递至锁定电路70a时，锁定电路70a便以上述差动模式来纪录位值b1；同样地，当放大器Qc输出的讯号传递至锁定电路70e时，锁定电路70e亦依据上述差动模式来纪录位值b5。明显地，比较单元Qa、Qb、Qc、Qd是以交错排列方式划分为两组，其中当一组比较单元进行归零校正操作时，另一组比较单元则同时进行比较操作。本实施例中，一主动内插的运作会启动以使内插单元68可成功地产生位值。
主动内插的操作叙述如下，请参阅图14，图14为图12与图13所示的比较单元的转移曲线示意图。图14中的横轴代表不同的差动输入电压，而纵轴则代表输出电压。转移曲线T1代表放大器Qa的正输出端所输出的讯号的电压转换特性，而转移曲线T1’则代表放大器Qa的负输出端所输出的讯号的电压转换特性。转移曲线T2代表放大器Qc的正输出端所输出的讯号的电压转换特性，而转移曲线T2’则代表放大器Qc的负输出端所输出的讯号的电压转换特性。在横轴上标示的电压Vr1对应参考电压Vr1a、Vr1b，同理，在横轴上标示的电压Vr2则对应参考电压Vr2a、Vr2b。如前所述，正输出端与相对应负输出端的转移曲线上的交点对应横轴上用来判断锁相电路所记录的位值的参考电压。举例来说，若差动输入电压Vin+、Vin-大于参考电压Vr1，则依据转移曲线T1、T1’可得知放大器Qa的正输出端的电压电平会大于放大器Qa的负输出端的电压电平，换句话说，锁定电路70a的端点B的电压电平大于其端点A的电压电平，所以相对应位值b1纪录高逻辑电平“1”。相反地，若差动输入电压Vin+、Vin-小于参考电压Vr1，则依据转移曲线T1、T1’可得知放大器Qa的正输出端的电压电平小于放大器Qa的负输出端的电压电平，换句话说，锁定电路70a的端点B的电压电平小于其端点A的电压电平，所以相对应位值b1纪录低逻辑电平“0”。同样地，位值b5亦依据上述相同的操作而产生。
如图13所示，由放大器Qa的负输出端所输出的讯号进一步地传递至每一放大器Q1、Q2、Q3的一差动输入端，以及由放大器Qc的负输出端所输出的讯号亦进一步地传递至每一放大器Q1、Q2、Q3的上述差动输入端。另外，由放大器Qa的正输出端所输出的讯号进一步地传递至每一放大器Q1、Q2、Q3的另一差动输入端，以及由放大器Qc的正输出端所输出的讯号亦进一步地传递至每一放大器Q1、Q2、Q3的上述差动输入端。以放大器Q1为例，由输入端IN1、IN5所输出的讯号经由放大器Q1处理后由放大器Q1的负输出端产生一差动输出讯号，以及由输入端IN2、IN6所输出的讯号经由放大器Q1处理后由放大器Q1的正输出端产生另一差动输出讯号。然后，锁相电路70d便依据上述两差动输出讯号来纪录对应一适当逻辑电平的位值。
本实施例中，每一放大器Q1，Q2，Q3经由适当增益值(gain)设定而对应一特定电压转换特性。对于放大器Q3来说，放大器Q3是依据一增益值(其值等于3/4)来放大输入端IN6所输出的讯号，以及放大器Q3还依据一增益值(其值等于1/4)来放大输入端IN2所输出的讯号，然后放大器Q3再合成(superpose)上述两放大调整后的讯号来产生由放大器Q3的正输出端所输出的一差动输出讯号。已知转移曲线T1对应输入端IN6输入的讯号，以及转移曲线T2对应输入端IN2输入的讯号，所以放大器Q3的正输出端输出的讯号的电压转移特性即由于启动内插操作而对应图14所示的转移曲线T3。同样地，放大器Q3是依据一增益值(其值等于3/4)来放大输入端IN5所输出的讯号，以及放大器Q3还依据一增益值(其值等于1/4)来放大输入端IN1所输出的讯号，然后放大器Q3再合成(superpose)上述两放大调整后的讯号来产生由放大器Q3的负输出端所输出的另一差动输出讯号。已知转移曲线T1’对应输入端IN5输入的讯号，以及转移曲线T2’对应输入端IN1输入的讯号，所以放大器Q3的负输出端输出的讯号的电压转移特性即由于启动内插操作而对应图14所示的转移曲线T3’。此外，转移曲线T3与转移曲线T3’的交点对应一内插于原先参考电压Vr1、Vr2之间的参考电压Vr3。
对于放大器Q2来说，放大器Q2则依据一增益值(其值等于2/4)来放大输入端IN6所输出的讯号，以及放大器Q2还依据一增益值(其值等于2/4)来放大输入端IN2所输出的讯号，然后放大器Q2再合成上述两放大调整后的讯号来产生由放大器Q2的正输出端所输出的一差动输出讯号。所以，放大器Q2的正输出端输出的讯号的电压转移特性即由于启动内插操作而对应图14所示的转移曲线T4。同样地，放大器Q2是依据一增益值(其值等于2/4)来放大输入端IN5所输出的讯号，以及放大器Q2还依据一增益值(其值等于2/4)来放大输入端IN1所输出的讯号，然后放大器Q2再合成上述两放大调整后的讯号来产生由放大器Q2的负输出端所输出的另一差动输出讯号。所以，放大器Q2的负输出端输出的讯号的电压转移特性即由于启动内插操作而对应图14所示的转移曲线T4’。此外，转移曲线T4与转移曲线T4’的交点是对应一内插于原先参考电压Vr1、Vr2之间的参考电压Vr4。
对于放大器Q1来说，放大器Q1则依据一增益值(其值等于1/4)来放大输入端IN6所输出的讯号，以及放大器Q1还依据一增益值(其值等于3/4)来放大输入端IN2所输出的讯号，然后放大器Q1再合成上述两放大调整后的讯号来产生由放大器Q1的正输出端所输出的一差动输出讯号。所以，放大器Q1的正输出端输出的讯号的电压转移特性即由于启动内插操作而对应图14所示的转移曲线T5。同样地，放大器Q1是依据一增益值(其值等于1/4)来放大输入端IN5所输出的讯号，以及放大器Q1还依据一增益值(其值等于3/4)来放大输入端IN1所输出的讯号，然后放大器Q1再合成上述两放大调整后的讯号来产生由放大器Q1的负输出端所输出的另一差动输出讯号。所以，放大器Q1的负输出端输出的讯号的电压转移特性即由于启动内插操作而对应图14所示的转移曲线T5’。此外，转移曲线T5与转移曲线T5’的交点对应一内插于原先参考电压Vr1、Vr2之间的参考电压Vr5。
经由上面的描述可知，通过适当的增益值设定来设计内插单元68中的放大器Q1，Q2，Q3即可成功地内插出三个参考电压Vr3，Vr4，Vr5，明显地，经由放大器Q1，Q2，Q3的辅助，锁定电路70b、70c、70d所记录的数字值便可利用主动内插的方式来得到。请注意，放大器Qa、Qb拥有相同的组件特性，以及放大器Qc、Qd亦拥有相同的组件特性，所以当放大器Qa、Qc处于比较状态，以及放大器Qb、Qd处于归零校正状态时，放大器Qa、Qc、Q1、Q2、Q3的运作便对应图14所示的转换曲线。然而，当放大器Qb、Qd处于比较状态，以及放大器Qa、Qc处于归零校正状态时，放大器Qb、Qd、Q1、Q2、Q3的运作亦会对应图14所示的转换曲线。换句话说，当一组比较单元(包含有比较单元64a、64c)执行比较操作时，则另一组比较单元(包含有比较单元64a、64c)即进行归零校正；相反地，当一组比较单元(包含有比较单元64a、64c)执行归零校正时，则另一组比较单元(包含有比较单元64a、64c)即进行比较操作。此外，锁定电路70a、70b、70c、70d、70e是由时钟Vp触发，以依据分压电路62所设定的相同参考电压Vr1、Vr2与经由主动内插方式所决定的参考电压Vr3、Vr4、Vr5来产生数字值b1、b2、b3、b4、b5，所以，比较单元64a、64b对应相同的电压转换特性，同样地，比较单元64c、64d亦对应相同的电压转换特性。
虽然仅有两比较单元64a、64b用来交替地比较参考电压Vr1a、Vr1b与输入讯号Vin+、Vin-，以及两比较单元64c、64d用来交替地比较参考电压Vr2a、Vr2b与输入讯号Vin+、Vin-，但是总共可产生5个数字值b1、b2、b3、b4、b5。所以，经由内插单元68的使用可产生额外的数字值，此外，数据转换操作的分辨率(resolution)并不会因为比较单元不足而恶化。如图13所示，仅有3个放大器Q1、Q2、Q3依据内插的参考电压Vr3、Vr4、Vr5来驱动锁定电路70b、70c、70d纪录数字值b2、b3、b4，然而，内插单元68实际上可设置N个放大器来执行主动内插的操作，因此，对应N个放大器的N个锁定电路便需使用于输出单元66中以纪录N个数字值。此外，在上述N个放大器中，每一放大器均对应一特定的增益值设定以使N个内插的参考电压均匀地分布于参考电压Vr1与参考电压Vr2之间，所以除了原本的锁定电路之外，N个放大器则用来纪录经由主动内插所产生的新增数字值。举例来说，当N＝3时，可能的组合方式有1/4，2/4和3/4；当N＝7时，可能的组合方式有1/8，2/8，3/8，4/8，5/8，6/8和7/8。也就是说，N越大，可能的组合方式便越多。
总结来说，本发明的数据转换电路在同一时间内有一组比较单元在进行归零校正，另一组比较单元则比较并产生对应的数字讯号，同时也以主动内插产生归零状态下的比较单元的输出。相较于已知技术，本发明的比较单元的归零校正时间较有弹性。另外，本发明尚有数所述优于已知技术之处。首先，本发明采用主动内插的方式，其电路结构较为简单(不须如已知技术般另设电阻网络)，设计制造的时间与成本也相对减少，运作时也更为精确(已知技术的电阻网络尚有电阻品质不均所造成的不匹配的问题)。另外，本发明中主动内插的方式对放大器转移曲线的非线性现象较不敏感。如前面所讨论过的，已知技术的平均方式需要转移曲线较广的线性范围才能正确地内插出替代的另一转移曲线。相较之下，本发明中的主动内插只要各放大器正负输出端的转移曲线对称匹配，能在正确的位置交会，就能以差动的方式驱动锁定电路，对转移曲线线性范围的要求并不高。
此外，本发明数据转换电路还分别于同一组比较单元中每两相邻比较单元之间设置有一内插单元，因此当同一组比较单元中两相邻比较单元进行比较操作时，相对应的内插单元便启动来经由主动内插产生内插的数字值，于此同一时间，另一组比较单元中两相邻比较单元则进行归零校正操作。
已知技术是逐次将各比较单元切换于归零状态/比较状态；所以每一个比较单元都要有专属的控制讯号。若比较单元的数目增加，就要对应地增加控制讯号的数目。这使得已知技术的数据转换电路要使用较复杂的电路才能产生多个不同相位的控制讯号；将各不同相位的控制讯号布线至对应的比较单元也会增加电路的复杂程度。若要设计具有数目不同的比较单元的电路，控制讯号的时序与相关电路也要重新设计。相较之下，本发明中的比较单元在同一时间中有一组比较单元在比较状态，另一组比较单元在归零状态，所以控制各比较单元切换于比较状态与归零状态的控制讯号基本上只要两组(如图7中，控制讯号Az、AZ1、AZ2为一组，其反向讯号为另一组)，就能交互地将所有的比较单元在比较状态与归零状态间切换。即使比较单元的数目增加，本发明中仍只要有两组控制讯号，这可大幅简化本发明的电路布线；降低本发明的制造成本。
以上所述仅为本发明的较佳实施例，凡依本发明的权利要求所做的均等变化与修饰，皆应属本发明专利的涵盖范围。