大功率MOS晶体管及其制造方法 【技术领域】
本发明涉及大功率MOS晶体管制造技术，特别是涉及一种深沟槽结构大功率MOS晶体管的多晶硅栅结构。本发明还涉及采用该结构的大功率MOS晶体管制造方法。
背景技术
深沟槽结构大功率MOS晶体管已经成为大功率MOS晶体管发展的趋势，现在大多数高性能大功率MOS晶体管都采用这种结构。
现有的深沟槽结构大功率MOS晶体管通常采用多晶硅栅，其结构如图1所示。它的制造工艺流程如图3所示，其步骤如下：首先进行LOCOS成长；成长后，去除作为mask的SI3N4和SiO2；进行深沟槽刻蚀，用hard mask生成；进行深沟槽刻蚀，形成形貌要求极高的深沟槽；进行hard mask去除；栅氧化；栅多晶硅成长并回刻，形成大功率MOS晶体管的栅极。
采用现有的工艺方法，多晶硅栅是在多晶硅淀积后，采用干法刻蚀回刻形成的。回刻量不容易控制。由于刻蚀的原因，在刻蚀后深沟中的多晶硅的回刻量较大，所以使多晶硅栅横截面积受到一定损失，多晶硅栅的电阻相应增大，影响了大功率MOS晶体管的高频特性，限制了其在高频方面的应用。另外，随着器件横向和纵向尺寸的进一步缩小，多晶硅栅的回刻量与器件源极的结深已十分接近。因此，对于深沟槽结构大功率MOS晶体管的多晶硅栅的形貌的要求变得越来越高，甚至成为影响其尺寸进一步缩小以及进一步提高性能的重要因素。
横向和纵向尺寸的进一步缩小是大功率MOS晶体管的发展趋势。当多晶硅栅的回刻量与源极结深地尺寸接近时，现有的工艺方法和多晶硅栅的形貌，已经不能满足器件尺寸进一步缩小的要求。
【发明内容】
本发明解决的技术问题是提供一种大功率MOS晶体管，可有效改善高频特性，满足源极结深进一步缩小的要求；为此，本发明还要提供一种制造该MOS晶体管的方法。
为解决上述技术问题，本发明大功率MOS晶体管，采用Stand up poly结构，多晶硅栅高出硅平面，其高出硅平面的范围为200A-5000A。
由于采用上述结构，使多晶硅栅高出沟槽。在不增加栅极电容的情况下，大大增加了栅极的截面积，减小了栅极电阻，可有效提高大功率MOS晶体管的频率特性。而且为深沟槽结构大功率MOS晶体管尺寸的进一步缩小提供了可能。
为了制造采用上述结构的大功率MOS晶体管，本发明的制造方法包括如下工艺步骤：
LOCOS成长，根据poly stand up所需的高度，选择不同的Si3N4和SiO2的厚度，两者的厚度比为3∶1；
LOCOS成长完后，继续保留Si3N4和SiO2；
Trench etch用hard mask(SiO2)的成长，使用CVD方法进行，其厚度根据Trench etch所需要的厚度来决定；
进行Trench etch；
hard mask去除，Trench etch后将hard mask(SiO2)用wet etch去处；
进行gate oxide和gate poly的成长；
进行gate poly的回刻，由于Si3N4和SiO2的存在，可实现刻蚀后gate poly的形貌stand up；
用wet etch将Si3N4和SiO2去除。
【附图说明】
图1是现有的大功率MOS晶体管多晶硅栅结构图；
图2是本发明大功率MOS晶体管多晶硅栅结构图；
图3是现有的大功率MOS晶体管工艺流程图；
图4是本发明大功率MOS晶体管工艺流程图。
【具体实施方式】
如图2所示，在不增加栅极电容的情况下，为了进一步降低栅极电阻，多晶硅栅可采用Stand up poly结构。使用hard mask在多晶硅栅回刻时，使其高出沟槽，即多晶硅栅高出硅平面，其高出的范围为200A-5000A。
由于多晶硅栅高出硅表面，栅极与源极和漏极的交叠部分并没有增加，所以栅极电容(Cgs；Cgd)并未增加，但是其截面积有了相应的提高。因为深沟槽结构大功率MOS晶体管的各个原胞的栅极是并联在一起的，所以器件的栅极电阻会相应的减小。众所周知，器件的频率特性决定于其时间常数RC，改善后的栅结构的电容C和电阻R都未增加，甚至还有减小，因此器件的频率特性有所改进。而且还为深沟槽结构大功率MOS晶体管的尺寸进一步缩小提供了可能。
如图4所示，本发明大功率MOS晶体管，其制造工艺流程非常简单，在现有的工艺流程基础上，将步骤2、3移到最后两个步骤进行操作，即可实现。具体工艺步骤如下：
1.LOCOS成长，可根据poly stand up所需的高度，选择不同的Si3N4和SiO2的厚度，两者的厚度比为3∶1。
2.LOCOS成长完后，继续保留Si3N4和SiO2。
3.Trench etch用hard mask(SiO2)的成长。使用CVD方法进行，其厚度根据Trench etch所需要的厚度来决定。
4.进行Trench etch。
5.hard mask去除。Trench etch后将hard mask(SiO2)用wet etch去处。
6.进行gate oxide和gate poly的成长。
7.进行gate poly的回刻，由于Si3N4和SiO2的存在，可实现刻蚀后gatepoly的形貌stand up。
8.用wet etch将Si3N4和SiO2去除。
下面通过一个具体实施例，对本发明的制造工艺流程作进一步详细说明。其工艺步骤如下：LOCOS成长，Si3N4：1500A+SiO2：500A。LOCOS厚度：6500A。
LOCOS成长完后，继续保留Si3N4和SiO2。同时进行Trench etch用hard mask(SiO2)的成长。使用CVD方法淀积2000A的SiO2。进行Trench etch.Trenchdepth＝1.6um。hard mask去除。Trench etch后将剩余hard mask(SiO2)用wet etch去除。由于wet etch时，对Si3N4和热生长的SiO2的刻蚀率较小，在LOCOS生长的Si3N4：1500A+SiO2：500A的厚度将基本没有减少。这样将有利于对沟槽刻蚀后的深度的测试和监控。这时，只要将沟槽深度的测试值减去2000A即为沟槽实际深度。进行gate oxide(200A)和gate poly(10000A)的成长，gate oxide成长条件：900度DCE O2。进行gate poly的回刻。由于Si3N4和SiO2的存在，可实现刻蚀后gate poly的形貌stand up约2000A。用wet etch将Si3N4和SiO2去除。Gate poly形成工程结束。
本发明的工艺流程仅对现有工艺流程进行了较小修改即实现了poly standup。整个流程并未增加工程数，即在不增加成本的基础上实现了更好的性能。