一种有效抑制倍频误锁的鉴频鉴相器电路.pdf

本发明提供一种能够有效抑制倍频误锁的鉴频鉴相器电路，其包含：上升沿检测鉴频鉴相单元，用于根据输入的第一频率信号和第二频率信号生成前者相对于后者的上升沿超前相位误差信号和上升沿滞后相位误差信号；下降沿检测鉴频鉴相单元，用于根据输入的第一频率信号和第二频率信号生成前者相对于后者的下降沿超前相位误差信号和下降沿滞后相位误差信号；第一或门电路单元，其输入为上升沿超前相位误差信号和下降沿超前相位误差信号，并且输出超前相位误差信号；以及第二或门电路单元，其输入为上升沿滞后相位误差信号和下降沿滞后相位误差信号，并且输出滞后相位误差信号。

1.  一种有效抑制倍频误锁的鉴频鉴相器电路，其特征在于，包含：
上升沿检测鉴频鉴相单元，用于根据输入的第一频率信号和第二频率信号生成前者相对于后者的上升沿超前相位误差信号和上升沿滞后相位误差信号；
下降沿检测鉴频鉴相单元，用于根据输入的第一频率信号和第二频率信号生成前者相对于后者的下降沿超前相位误差信号和下降沿滞后相位误差信号；
第一或门电路单元，其输入为上升沿超前相位误差信号和下降沿超前相位误差信号，并且输出超前相位误差信号；以及
第二或门电路单元，其输入为上升沿滞后相位误差信号和下降沿滞后相位误差信号，并且输出滞后相位误差信号。

2.  如权利要求1所述的有效抑制倍频误锁的鉴频鉴相器电路，其特征在于，所述上升沿检测鉴频鉴相单元和下降沿检测鉴频鉴相单元采用TSPC触发器实现触发功能，所述触发器包含：
由串接在电源和接地之间的MOS管(M81，M86，M82)构成的第一支路，位于两端的MOS管(M81，M82)类型相反，其源极分别与电源和接地相连而栅极分别与时钟信号输入端和数据信号输入端相连，另一MOS管(M86)的类型与其中一端的MOS管(M82)相反，其栅极与时钟信号输入端相连，源极和漏极分别与位于两端的MOS管(M81，M82)的漏极相连；
由串接在电源和接地之间的MOS管(M83，M84，M85)构成的第二支路，位于两端的MOS管(M83，M85)类型相反，其源极分别与电源和接地相连而栅极共接于第一支路位于中间的MOS管(M82)的漏极，另一MOS管(M84)的类型与其中一端的MOS管(M85)相反，其栅极与时钟信号输入端相连，漏极和源极分别与位于两端的MOS管(M83，M84)的漏极相连；以及
与第二支路中间的MOS管(M84)的漏极相连的信号输出端。

一种有效抑制倍频误锁的鉴频鉴相器电路
技术领域
本发明涉及锁相环(PLL)电路，特别涉及一种有效抑制倍频误锁的鉴频鉴相器电路。
背景技术
锁相环电路被广泛使用于频率合成系统、数据与时钟恢复系统内，并且是通信系统中不可缺少的一个电路模块。图1为普通锁相环电路的结构示意图，如图1所示，其由鉴频鉴相器电路1、电荷泵电路2、低通滤波器3、压控振荡器4、缓冲器5和分频器6等基本电路模块依次串接，从而构成锁相环的环路。频率为f1和f2的信号被输入鉴频鉴相器电路1以确定这两个输入信号之间的相位差。图2为普通上升沿检测鉴频鉴相器电路的输入和输出波形图，如图2所示，当信号f1的高电平先于f2出现时，该段时间间隔内鉴频鉴相器电路的输出信号Up为高电平，输出信号Down为低电平，反之，当信号f1的高电平迟于f2出现时，该段时间间隔内鉴频鉴相器电路的输出信号Up为低电平，输出信号Down为高电平。输出信号Up和Down经电荷泵电路2转换为电流信号，由电阻R1、电容器C1和C2构成的低通滤波电路3根据输入的电流信号产生电压信号。低通滤波电路3与压控振荡电路4的振荡频率控制端相连，由压控振荡器将低通滤波电路输出的电压信号转换为频率信号。压控振荡器4输出的频率信号经缓冲器5被送至分频器6，经过分频后的信号f2在向外部输出的同时还反馈至鉴频鉴相器电路1，使得当输入信号f1变化时，信号f2在相位和频率上与输入信号f1保持一致，从而达到跟踪的目的。
但是任何锁相环电路都有一定的频率跟踪范围，当超出此范围，锁相环就无法再有效地跟踪输入频率的变化，这种情况称为锁相环失锁。如果输入信号频率和跟踪信号频率之间存在倍数关系，则由于普通的锁相环电路可能无法检测出输入频率信号与跟踪频率信号之间的相位差别，从而导致锁相环电路进入一种锁定的稳定状态。图3为上升沿检测鉴频鉴相器电路倍频误锁的输入和输出波形图，如图3所示，虽然输入信号f1与跟踪信号f2的频率不同，但是由于频率呈倍数关系，并且二者的电平变化相位始终一致，因此导致输出信号Up和Down为低电平，从而进入倍频误锁状态。对于下降沿检测鉴频鉴相器电路而言也存在同样的问题。值得指出的是，在锁相环开始工作时，电路很容易进入这种误锁状态。
发明内容
本发明的目的是提供一种能够有效抑制倍频误锁的鉴频鉴相器电路。
本发明的上述目的通过以下技术方案实现：
一种有效抑制倍频误锁的鉴频鉴相器电路，包含：
上升沿检测鉴频鉴相单元，用于根据输入的第一频率信号和第二频率信号生成前者相对于后者的上升沿超前相位误差信号和上升沿滞后相位误差信号；
下降沿检测鉴频鉴相单元，用于根据输入的第一频率信号和第二频率信号生成前者相对于后者的下降沿超前相位误差信号和下降沿滞后相位误差信号；
第一或门电路单元，其输入为上升沿超前相位误差信号和下降沿超前相位误差信号，并且输出超前相位误差信号；以及
第二或门电路单元，其输入为上升沿滞后相位误差信号和下降沿滞后相位误差信号，并且输出滞后相位误差信号。
比较好的是，在上述有效抑制倍频误锁的鉴频鉴相器电路中，所述上升沿检测鉴频鉴相单元和下降沿检测鉴频鉴相单元采用TSPC触发器实现触发功能，所述触发器的输入侧包含：
由串接在电源和接地之间的MOS管(M81，M86，M82)构成的第一支路，位于两端的MOS管(M81，M82)类型相反，其源极分别与电源和接地相连而栅极分别与时钟信号输入端和数据信号输入端相连，另一MOS管(M86)的类型与其中一端的MOS管(M82)相反，其栅极与时钟信号输入端相连，源极和漏极分别与位于两端的MOS管(M81，M82)的漏极相连；
由串接在电源和接地之间的MOS管(M83，M84，M85)构成的第二支路，位于两端的MOS管(M83，M85)类型相反，其源极分别与电源和接地相连而栅极共接于第一支路位于中间的MOS管(M82)的漏极，另一MOS管(M84)的类型与其中一端的MOS管(M85)相反，其栅极与时钟信号输入端相连，漏极和源极分别与位于两端的MOS管(M83，M84)的漏极相连；以及
与第二支路中间的MOS管(M84)的漏极相连的信号输出端。
在本发明的鉴频鉴相器电路中，通过采用两个分别检测输入频率信号的上升沿和下降沿的鉴频鉴相器电路并且将其产生的相位误差信号输入两个或门电路进行或运算后输出最终的相位误差信号，有效抑制了倍频误锁。而且，通过采用改进结构的TSPC触发器，避免了输入侧nMOS管和pMOS管同时导通的可能，从而大大降低了整个鉴频鉴相器电路的功耗。
通过以下结合附图对本发明较佳实施例的描述，可以进一步理解本发明的目的、特征和优点，其中：
图1为普通锁相环电路的结构示意图。
图2为上升沿检测鉴频鉴相器电路的输入和输出波形图。
图3为上升沿检测鉴频鉴相器电路倍频误锁的输入和输出波形图。
图4为按照本发明的抑制倍频误锁鉴频鉴相器电路的原理图。
图5为图4所示鉴频鉴相器电路地输入和输出波形图。
图6为本发明一个较佳实施例中所用上升沿检测低功耗鉴频鉴相单元的电路原理图。
图7为本发明一个较佳实施例中所用下降沿检测低功耗鉴频鉴相单元的电路原理图。
图8为图6和7中所用改进型TSPC触发器的电路原理图。
以下借助附图描述本发明的较佳实施例。
与普通的鉴频鉴相器电路不同，本发明包含两个鉴频鉴相单元，它们分别用于产生基于上升沿和下降沿的相位误差信号，这些相位误差信号经过一定的组合后输入两个或门电路从而输出最终的相位误差信号，由于该相位误差信号同时包含了基于上升沿和下降沿的相位误差信号，因此避免了倍频误锁情况的出现。
图4为按照本发明的抑制倍频误锁鉴频鉴相器电路的原理图。如图4所示，该鉴频鉴相器电路包括上升沿检测鉴频鉴相单元41、下降沿检测鉴频鉴相单元42、第一或门电路单元43和第二或门电路单元44。
上升沿检测鉴频鉴相单元41接收第一频率信号f1和第二频率信号f2，当信号f1的高电平先于f2出现时，鉴频鉴相单元41在该段时间间隔内的上升沿超前相位误差信号Up1为高电平，上升沿滞后相位误差信号Down1为低电平，反之，当信号f1的高电平迟于f2出现时，鉴频鉴相单元41在该段时间间隔内的上升沿超前相位误差信号Up1为低电平，上升沿滞后相位误差信号Down1为高电平。输出信号Up1和Down1分别输出至第一和第二或门电路单元43和44。
同样，下降沿检测鉴频鉴相单元42接收第一频率信号f1和第二频率信号f2，当信号f1的高电平先于f2消失时，鉴频鉴相单元42在该段时间间隔内的下降沿超前相位误差信号Up2为高电平，下降沿滞后相位误差信号Down2为低电平，反之，当信号f1的高电平迟于f2消失时，鉴频鉴相单元42在该段时间间隔内的下降沿超前相位误差信号Up2为低电平，下降沿滞后相位误差信号Down2为高电平。输出信号Up2和Down2也分别输出至第一和第二或门电路单元43和44。
在第一或门电路单元43内，通过对上升沿超前相位误差信号Up1和下降沿超前相位误差信号Up2的“或”运算输出最终的超前相位误差信号Up；在第二或门电路单元44内，通过对上升沿滞后相位误差信号Down1和下降沿滞后相位误差信号Down2的“或”运算输出滞后相位误差信号Down。
图5为图4所示鉴频鉴相器电路的输入和输出波形图。由图5可见，当信号f2的频率两倍于信号f1的频率并且二者的电平变化相位一致，虽然输出信号Up为低电平，但是输出信号Down却能反映这种情形，从而可以避免倍频误锁情况的出现。
在本发明的较佳实施例中，上升沿检测低功耗鉴频鉴相单元41采用如图6所示的电路结构。如图6所示，该单元包括产生信号Up1和Down1的两个子单元。在产生信号Up1的子单元中，MOS管M3～M8构成一种下面将要作进一步描述的改进型TSPC触发器，该触发器的时钟信号输入端连接至信号f1，数据信号输入端连接至信号f2，MOS管M9串接在电源Vdd与触发器的信号输出端，其栅极连接至产生Down信号的子单元内触发器的信号输出端，M10和M11构成一CMOS反相器，其输入端连接至触发器的信号输出端，输出端输出信号Up1。在产生信号Down1的子单元中，MOS管M14～M19构成改进型TSPC触发器，该触发器的时钟信号输入端连接至信号f2，数据信号输入端连接至信号f1，MOS管M20串接在电源Vdd与触发器的信号输出端，其栅极连接至产生Up1信号的子单元内触发器的信号输出端，M21和M22构成一CMOS反相器，其输入端连接至该触发器的信号输出端，输出端输出信号Down1。
在本发明的较佳实施例中，下降沿检测低功耗鉴频鉴相单元42采用如图7所示的电路结构。如图7所示，该单元包括产生信号Up2和Down2的两个子单元。在产生信号Up2的子单元中，M1和M2构成一CMOS反相器，MOS管M3～M8构成改进型TSPC触发器，信号f1经M1和M2构成的反相器输入该触发器的时钟信号输入端，信号f2经M12和M13构成的反相器输入该触发器的数据信号输入端，MOS管M9串接在电源Vdd与触发器的信号输出端，其栅极连接至产生信号Down2的子单元内触发器的信号输出端，M10和M11构成一CMOS反相器，其输入端连接至该触发器的信号输出端，输出端输出信号Up2。在产生信号Down2的子单元中，M12和M13构成一CMOS反相器，MOS管M14～M19构成改进型TSPC触发器，信号f2经M12和M13构成的反相器输入该触发器的时钟信号输入端，信号f1经M1和M2构成的反相器输入该触发器的数据信号输入端，MOS管M20串接在电源Vdd与触发器的信号输出端，其栅极连接至产生信号Up2的子单元内触发器的信号输出端，M21和M22构成一CMOS反相器，其输入端连接至该触发器的信号输出端，输出端输出信号Down2。
以下对图6和7中所用改进型TSPC触发器作进一步的描述。如图8所示，在该TSPC触发器的输入侧，串接在电源与接地之间的MOS管M81、M86和M82构成第一支路，其中，MOS管M81和M82分别接收时钟信号clk和数据信号data，M81为pMOS管，源极与电源Vdd相连，栅极接收clk信号，而M82为nMOS管，源极与接地Gnd相连，栅极接收data信号。在这两个MOS管之间串接有pMOS管M86，其栅极与M82的栅极共接，源极与M81的漏极相连，漏极与M82的漏极相连，从而与M82构成一CMOS单元。
在该TSPC触发器的输出侧，串接在电源和接地之间的MOS管M83、M84和M85构成第二支路，其中，MOS管M83为pMOS管，源极与电源Vdd相连，栅极连接  MOS管M82的漏极，M85为nMOS管，源极与接地Gnd相连，栅极与M82的栅极共接。在这两个MOS管之间串接有nMOS管M84，其栅极与时钟信号clk相连，源极与M85的漏极相连，漏极与M83的漏极相连，信号输出Q取自MOS管M84的漏极。
与普通的TSPC触发器相比，本实施例所用触发器的不同之处在于，在M82的漏极串接了一个pMOS管M86，因此可以避免M81和M82同时导通从而在电源Vdd与接地Gnd之间形成导通路径的可能，这大大降低了整个鉴频鉴相器电路的功耗，实现了低功耗的目的。为了降低功耗，另一种方式是在M81的漏极串接一个nMOS管，与M81一起构成一个CMOS反相器形式的电路，而栅极接clk，同样也可避免在电源Vdd与接地Gnd之间形成导通路径的可能。